SU1363517A2 - Устройство дл синхронного радиоприема частотно-манипулированных сигналов - Google Patents

Abstract

Изобретение относитс  к радиосв зи и обеспе1«1вает прием многоуровневых сигналов. Дл  достижени  цели введены последовательно соединенные эл-т .ИСКЛЮЧАЮЩЕЕ или 19 и односторонний частотный модул тор 20. В п.2 ф-лы дано устр-во модул тора 20. 1 3.п. ф-лы. 2 ил. 22. ро С5 СдЭ СП ГО Фиг,1

Description

113635

Изобретение относитс  к радиосв зи и может использоватьс  в станци х цифровой радиорелейной св зи с частотной манипул цией.

Цель изобретени  - обеспечение приема многоуровневых сигналов.

На фиг. 1 изображена структурна  электрическа  схема предложенного устройства; на фиг. 2 - структурна  .., схема одностороннего частотного демодул тора .

Устройство содержит входной усилитель 1, синхронный гетеродин 2, квад- ратурньй направленный ответвитель 3, ,с первый 4 и второй 5 смесители, первый 6 и второй 7 фильтры нижних частот , первый 8 и второй 9 усилители- ограничители, первый 10, второй 11 элементы НЕ, первый 12, второй 13, „ третий 14 и четвертый 15 триггеры, первый 16 и второй 17 сумматоры, компаратор 18, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 19, односторонний частотный демодул тор 20, состо щий из генератора 21, 25 элемента И 22, вычитающего счетчика 23, блока 24 дифференцировани  по переднему фронту, блока 25 дифференцировани  по заднему фронту, преобразовател  26 кода, буферного регист- pa 27, цифроаналогового преобразовател  28 и фильтра 29 нижних частот.

Устройство работает следующим образом . .

Частотно-манипулированный сигнал поступает через входной усилитель 1 одновременно на входы смесителей 4 и 5, на вторые входы которых через квадратурный направленный ответвитель 3 сигналы в квадратуре (со сдвигом п на 90 ) подаютс  от синхронного гетеродина 2. Частота синхронного гетеродина 2 устанавливаетс  равной средней частоте спектра принимаемого сигнала (сигнала на входе устройства). В результате преобразовани  на выхо- ах-смесителей 4 и 5 образуютс  сигналы , поднесущие которых равны текуему значению частотного сдвига раиочастотной несущей от своего среднего значени , а взаимный сдвиг фаз авен 90 . При изменении знака модуирующего сигнала происходит взаимное инвертирование сигналов в квадратурных каналах при сохранении их вадратуры, т.е. взаимный фазовый сдвиг становитс  равным 270°. При изенении уровн  сигнала на передаче змен ютс  значени  частотного сдви45

50

55

.,

с 5 Q

п

5

0

5

172

га поднесущих. Фильтры 6 и 7 нижних частот обеспечивают частотную избирательность и формирование огибающих по квадратурным каналам. Ана/юговые сигналы с фильтров 6 и 7 нижних частот усилител ми-ограничител ми 8 и 9 усиливаютс  и ограничиваютс  и таким образом преобразуютс  в цифровую (импульсную форму). Сигнал с выхода усилител -ограничител  8 поступает на информационный D-вход триггера 12, синхронизации триггера 13, на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 и на вход элемента НЕ 10, который инвертирует сигнал по пол рности Сигнал с выхода элемента НЕ 10 подаетс  на информационный D-вход триггера 15 и С-вход синхронизации триггера 14. Сигнал с выхода усилител -ограничител  9 поступает на информационный D-вход триггера 13, С-вход синхронизации триггера 12, вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 и на элемент НЕ 11, который инвертирует сигнал по пол рности . Сигнал с выхода элемента НЕ 11 подаетс  на информационный D-вход триггера 14 и С-вход синхронизации триггера 15. На пр мых выходах триггеров устанавливаетс  сигнал, соответствующий по пол рности сигналу на информационном D-входе в момент по влени  переднего фронта (или заднего в зависимости от типа микросхем) на его С-входе синхронизации. Сигналы с пр мых выходов триггеров 12, 15 и с инверсных выходов триггеров 13, 14 подаютс  на входы сумматора 16, кото- рьй суммирует эти сигналы по напр жению . Сигналы с инверсных выходов триггеров 12, 15 и с пр мых выходов триггеров 13, 14 подаютс  на входы сумматора 17. Сигналы с выходов сумматоров 16, 17 в противофазе подаютс  на входы компаратора 18, который преобразует ступенчатый сигнал с сумматоров в двоичньш сигнал 41. При поступлении на входы элемента ИСКПЮЧАЮЩЕЕ ИЛИ 19 сигналов одинаковой пол рности на выходе по вл етс  сигнал О, а при поступлении сигна- hoB разной пол рности - сигнал 1. Длительность импульсов сигнала на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 обратно пропорциональна частотному сдвигу принимаемого радиосигнала, а частота их следовани  в два раза выше частоты следовани  сигналов с усилителей-ограничителей 8 и 9. Сигнал

313

с элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 подаетс  на информационный вход одностороннего частотного демодул тора 20, на управл ющий вход которого подаетс  сигнал с компаратора 18. Так как синхронный гетеродин 2 настраиваетс  на среднюю частоту принимаемого сигнала, поло.жительному и отрицательному значени м частотных сдвигов радиочастот- ной несущей соответствует одно значение частоты поднесущих в квадратурных каналах (этим объ сн етс  смысл термина односторонний, введенного в название частотного демодул тора). Односторонний частотный демодул тор 20,- использу  удвоенное значение частотного сдвига по информационному входу и информацию о знаке, поступающую с выхода компаратора 18 на управ- л ющий вход, формирует сигнал, который идентичен информационному сигналу .

Односторонний частотный демодул тор работает следующим образом. Сиг- нал с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 подаетс  параллельно на третий вход элемента И 22 и входы блоков 24 и 25 дифференцировани . На второй вход элемента И 22 с выхода переноса вычитающего счетчика 23 подаетс  сигнал 1 (О подаетс  только в случа х переполнени  счетчика дл  блокировки ) . На первый вход элемента И 22 подаетс  сигнал с генератора 21. Частота следовани  импульсов сигнала должна быть не менее удвоенного значени  максимального частотного сдвига . В результате взаимодействи  этих сигналов на выходе элемента И 22 по

 вл етс  сигнал, в котором число импульсов в каждой пачке пр мо пропорционально длительности импульсов сигнала с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 и обратно пропорционально частотному сдвигу радиочастотной несущей . Блок 2А дифференцировани  по переднему фронту вьщел ет передние фронты сигнала и образует на своем

выходе сигнал, который подаетс  на вход установки вычитающего счетчика 23 и устанавливает его в состо ние , соответствующее 1 во всех разр дах , в начале каждой пачки импульсов сигнала с выхода элемента И 22. Сигнал (кажда  пачка) с выхода элемента И 22 подаетс  на вьиитающий вход вычитающего счетчика 23 и производит вычитание. Двоичное число, ко

5 о

0

5

0

5

174

торое устанавливаетс  в вычитающем счетчике 23 по окончании вычитани , обратно пропорционально количеству импульсов, поступивших на вычитающий вход вычитающего счетчика 23, т.е. пр мо пропорционально частотному сдвигу. В случае достижени  вычитающим счетчиком 23 состо ни  О по всем разр дам (переполнени ) происходит блокировка его в этом состо нии до начала следующего информационного импульса. Блокировка осуществл етс  за счет поступлени  уровн  О с выхода переноса вычитающего счетчика 23 на второй вход элемента И 22. Двоичное число с вычитающего счетчика 23 поразр дно через преобразователь 26 кода подаетс  на информационные входы буферного регистра 27. При наличии 1 на управл ющем входе преобразовател  26 кода- сигналы каждого разр да передаютс  без изменений, а при наличии О сигналы каждого разр да передаютс  с инверсией по символам , т.е. вместо 1 передаетс  О и наоборот. Эти сигналы поразр дно записываютс  в буферный регистр 27 каждым импульсом сигнала, который поступает с блока 25 дифференцировани  по заднему фронту на вход записи буферного регистра- 27. Эта информаци  хранитс  в пам ти буферного регистра 27 в период времени между импульсами сигнала с блока 25 дифференцировани  и одновременно поразр дно подаютс  на входы цифроаналого- вого преобразовател  28. При этом на вход ста;ршего разр да цифроаналогово- го преобразовател  28 подаетс  сигнал , который совместно с преобразователем кода 26 обеспечивает на своем выходе формирование двухпол рного сигнала, т.е. формирование двухпол рного сигнала обеспечиваетс  за счет кодировани  в преобразователе 26 кода и в цифроаналоговом преобразователе 28 и смещени  подаваемого на опорный вход операционного усилител  циф- роаналогового преобразовател  28. Абсолютное значение сигнала на выходе ци роаналогового преобразовател  28 соответствует сигналам двоичного числа, которые поразр дно подаютс  на его входы, а пол рность его определ етс  сигналом с преобразовател  26 кода. Фильтр 29 нижних частот уменьшает уровень щумов квантовани  на выходе устройства при приеме частотмо модулированного сигнала. Точность восстановлени  принимаемого спгнгта определ етс  разр дностью вычитающего счетчика 23, буферного регистра 27 и цифроанаЛогового преобразовател  28, Количество разр дов цифроаналогового преобразовател  28 должно быть на один больше числа разр дов вычитающего счетчика 23.

Claims (1)

1.Устройство дл  синхронного радиоприема частотно-манипулированных сигналов по авт. ев, № 1244804, о т- лича ющеес  тем, что, с целью обеспечени  приема многоуровневы сигналов, введены последовательно соединенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и односторонний частотный демодул тор , причем входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с выходами соответствующих усилителей-ограничителей, выход компаратора соединен с вторым входом одностороннего частотного демодул тора , выход которого  вл етс  вторым выходом устройства,

2,Устройство по п, 1, отличающеес  тем, что односто

Составитель Н.Лазарева Редактор Т.Лазоренко Техред й.Попович Корректор И,Муска

Заказ 6384/56 Тираж 636Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий . 113035, Москва, Ж-35, Раушска  наб., д.. 4/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4

ронний частотный демодул тор состоит из генератора, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом переноса вычитающего счётчика, вход установки которого соединен с выходом блока дифференцировани  по переднему фронту, вход которого соединен с входом блока дифференцировани  по заднему фронту и третьим входом элемента И, выход вычитающего счетчика, выходы разр дов которого через последовательно соединенные преобразователь кода и буферный регистр соединены с входами цифроаналогового преобразовател , вход старшего разр да которого подключен к управл ющему входу преобразовател  кода, вход записи буферного регистра подключен к выходу блока дифференцировани  по заднему фронту, выход цифроаналогового преобразовател  соединен с входом фильтра нижних частот, выход которого

 вл етс  выходом одностороннего частотного демодул тора, управл ющий вход преобразовател  кода  вл етс  вторым входом одностороннего частотного демодул тора, а его первым вхоДОМ  вл етс  третий вход элемента И,

Фие. 2