JPH0786948A - アナログ−ディジタル変換器 - Google Patents
アナログ−ディジタル変換器Info
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- JPH0786948A JPH0786948A JP5225990A JP22599093A JPH0786948A JP H0786948 A JPH0786948 A JP H0786948A JP 5225990 A JP5225990 A JP 5225990A JP 22599093 A JP22599093 A JP 22599093A JP H0786948 A JPH0786948 A JP H0786948A
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Abstract
(57)【要約】
【目的】 構成が簡単で安価に作ることができるＡＤ変
換器を提供する。 【構成】 一定周期のパルス幅変調信号を発生する高分
解能型のパルス幅変調信号発生手段と、このパルス幅変
調信号発生手段が発生するパルス幅変調信号のパルスの
論理に応じて基準電圧ＥＳと共通電位点の電位を選択す
るスイッチ素子と、このスイッチ素子が選択する電圧信
号が与えられ、この電圧信号を直流に平滑化するフィル
タと、被ＡＤ変換電圧ＥX とフィルタの平滑出力電圧Ｅ
Ｄが与えられてこれらの電圧の差を取出すアナログ減算
器と、このアナログ減算器の減算結果をＡＤ変換する瞬
時変換型のＡＤ変換器と、アナログ減算器の減算結果が
予め設定した値に収斂するようにパルス幅変調信号のデ
ューティ比を制御する制御器と、パルス幅変調信号のデ
ューティ比と基準電圧との積により被ＡＤ変換電圧の値
をディジタル値で算出する演算手段とによって構成され
る。
換器を提供する。 【構成】 一定周期のパルス幅変調信号を発生する高分
解能型のパルス幅変調信号発生手段と、このパルス幅変
調信号発生手段が発生するパルス幅変調信号のパルスの
論理に応じて基準電圧ＥＳと共通電位点の電位を選択す
るスイッチ素子と、このスイッチ素子が選択する電圧信
号が与えられ、この電圧信号を直流に平滑化するフィル
タと、被ＡＤ変換電圧ＥX とフィルタの平滑出力電圧Ｅ
Ｄが与えられてこれらの電圧の差を取出すアナログ減算
器と、このアナログ減算器の減算結果をＡＤ変換する瞬
時変換型のＡＤ変換器と、アナログ減算器の減算結果が
予め設定した値に収斂するようにパルス幅変調信号のデ
ューティ比を制御する制御器と、パルス幅変調信号のデ
ューティ比と基準電圧との積により被ＡＤ変換電圧の値
をディジタル値で算出する演算手段とによって構成され
る。
Description
【０００１】
【産業上の利用分野】この発明は例えば電圧−電流測定
器或は温度計、データロガー等に使用することができる
電圧測定装置に関する。
器或は温度計、データロガー等に使用することができる
電圧測定装置に関する。
【０００２】
【従来の技術】一般にディジタル・マルチメータなど比
較的スピードが必要でない用途には積分型ＡＤ変換器が
広く使われている。その理由としては積分型ＡＤ変換器
は入力の積分時間を誘導雑音成分の周期の整数倍に設定
することにより誘導雑音周波数成分を除去できる特性を
持つためである。
較的スピードが必要でない用途には積分型ＡＤ変換器が
広く使われている。その理由としては積分型ＡＤ変換器
は入力の積分時間を誘導雑音成分の周期の整数倍に設定
することにより誘導雑音周波数成分を除去できる特性を
持つためである。
【０００３】図７にその雑音除去特性を示す。図ではＷ
＝１０Ｈｚを示す。通常の電源周波数は５Ｗ＝５０Ｈ
ｚ，６Ｗ＝６０Ｈｚとなる。図５に従来の積分型ＡＤ変
換器の構造を示す。図中１は積分器、２はこの積分器１
の入力端子を示す。積分器１の入力端子２にはスイッチ
Ｓ１を通じて被測定電圧ＥX を入力する外部入力端子３
が接続される。更に積分器１の入力端子２にはスイッチ
Ｓ２を通じて基準電圧源４が接続される。
＝１０Ｈｚを示す。通常の電源周波数は５Ｗ＝５０Ｈ
ｚ，６Ｗ＝６０Ｈｚとなる。図５に従来の積分型ＡＤ変
換器の構造を示す。図中１は積分器、２はこの積分器１
の入力端子を示す。積分器１の入力端子２にはスイッチ
Ｓ１を通じて被測定電圧ＥX を入力する外部入力端子３
が接続される。更に積分器１の入力端子２にはスイッチ
Ｓ２を通じて基準電圧源４が接続される。
【０００４】積分器１の出力側には電圧比較器５が接続
され、出力端子６に積分器１の積分電圧の極性に対応し
た論理信号ＶB を出力する。つまり積分器１の積分電圧
が０であれば０電位（Ｈ論理）を出力するが、積分電圧
がわずかでも負になると負の一定電圧（Ｌ論理）を出力
する。Ｓ３は積分器１の積分電圧を初期状態に戻すため
のリセットスイッチを示す。
され、出力端子６に積分器１の積分電圧の極性に対応し
た論理信号ＶB を出力する。つまり積分器１の積分電圧
が０であれば０電位（Ｈ論理）を出力するが、積分電圧
がわずかでも負になると負の一定電圧（Ｌ論理）を出力
する。Ｓ３は積分器１の積分電圧を初期状態に戻すため
のリセットスイッチを示す。
【０００５】待機中はリセットスイッチＳ３がオンに制
御され、積分器１は初期状態（０電位）を出力する。測
定開始時にリセットスイッチＳ３をオフに制御し、スイ
ッチＳ１をオンに制御して被ＡＤ変換電圧ＥX を積分器
１に入力する。被ＡＤ変換電圧ＥX を図６Ａに示すよう
に一定時間Ｔ1 （この時間を商用電源周波数の整数倍に
採ると誘導ノイズを除去できる）積分し、その時間Ｔ1
後にスイッチＳ１をオフにし、スイッチＳ２をオンに制
御して基準電圧源４を積分器１の入力端子２に接続す
る。
御され、積分器１は初期状態（０電位）を出力する。測
定開始時にリセットスイッチＳ３をオフに制御し、スイ
ッチＳ１をオンに制御して被ＡＤ変換電圧ＥX を積分器
１に入力する。被ＡＤ変換電圧ＥX を図６Ａに示すよう
に一定時間Ｔ1 （この時間を商用電源周波数の整数倍に
採ると誘導ノイズを除去できる）積分し、その時間Ｔ1
後にスイッチＳ１をオフにし、スイッチＳ２をオンに制
御して基準電圧源４を積分器１の入力端子２に接続す
る。
【０００６】この切換のタイミングｔ1 から図６Ｃに示
すクロックＣＰの計数を開始する。積分器１の積分電圧
が０に戻り、出力端子６の論理値ＶB が反転するタイミ
ングｔ2 でクロックＣＰの計数を停止し、この計数値か
ら時間ＴX を計測する。時間ＴX は被ＡＤ変換電圧ＥX
の値に対応し、被ＡＤ変換電圧ＥX をクロックＣＰの周
期の分解能でＡＤ変換したことになる。尚、ＡＤ変換の
分解能を上げるには入力側に基準電圧源４の例えば１／
１００の電圧を持つ第２の基準電圧源を設け、時点ｔ2
の終了電圧（正側に行過ぎた電圧）を再度０に戻る方向
に積分し、この積分時間を加えることにより、時間ＴX
の更に１／１００の分解能で端数部分をＡＤ変換するこ
とができる。
すクロックＣＰの計数を開始する。積分器１の積分電圧
が０に戻り、出力端子６の論理値ＶB が反転するタイミ
ングｔ2 でクロックＣＰの計数を停止し、この計数値か
ら時間ＴX を計測する。時間ＴX は被ＡＤ変換電圧ＥX
の値に対応し、被ＡＤ変換電圧ＥX をクロックＣＰの周
期の分解能でＡＤ変換したことになる。尚、ＡＤ変換の
分解能を上げるには入力側に基準電圧源４の例えば１／
１００の電圧を持つ第２の基準電圧源を設け、時点ｔ2
の終了電圧（正側に行過ぎた電圧）を再度０に戻る方向
に積分し、この積分時間を加えることにより、時間ＴX
の更に１／１００の分解能で端数部分をＡＤ変換するこ
とができる。
【０００７】
【発明が解決しようとする課題】従来の積分型ＡＤ変換
器は入力切換用スイッチの数が多く構成が複雑である。
また基準電圧源を２個設け、時間ＴX の端数部分をＡＤ
変換するように構成する場合は基準電圧源の電圧比が正
確である必要がある。また基準電圧源の電圧比を定期的
に測定し校正する必要がある。
器は入力切換用スイッチの数が多く構成が複雑である。
また基準電圧源を２個設け、時間ＴX の端数部分をＡＤ
変換するように構成する場合は基準電圧源の電圧比が正
確である必要がある。また基準電圧源の電圧比を定期的
に測定し校正する必要がある。
【０００８】この発明の目的は入力切換用スイッチの数
を少なくし、構成を簡素化することができ、然も積分型
ＡＤ変換器同様、商用電源からの誘導雑音による影響を
除去することができるアナログ−ディジタル変換器を提
供しようとするものである。また基準電圧源を複数設け
なくても分解能の高いＡＤ変換を行なうことができるア
ナログ−ディジタル変換器を提供しようとするものであ
る。
を少なくし、構成を簡素化することができ、然も積分型
ＡＤ変換器同様、商用電源からの誘導雑音による影響を
除去することができるアナログ−ディジタル変換器を提
供しようとするものである。また基準電圧源を複数設け
なくても分解能の高いＡＤ変換を行なうことができるア
ナログ−ディジタル変換器を提供しようとするものであ
る。
【０００９】
【課題を解決するための手段】この発明では一定周期の
パルス幅変調信号を発生し、このパルス幅変調信号のデ
ューティ比を分解能よく変化させることができる高分解
能型のパルス幅変調信号発生手段と、このパルス幅変調
信号発生手段が発生するパルス幅変調信号の一方の論理
で基準電圧源の基準電圧を選択し、他方の論理で共通電
位点の共通電位を選択するスイッチ素子と、このスイッ
チ素子が選択する電圧信号が与えられ、この電圧信号を
平滑化するフィルタに、被変換電圧が一方の入力端子に
与えられ、他方の入力端子にフィルタの平滑出力電圧が
与えられてこれらの電圧の差を取出すアナログ減算回路
と、このアナログ減算回路の減算結果をＡＤ変換する瞬
時変換型の補助ＡＤ変換器と、この補助ＡＤ変換器のＡ
Ｄ変換出力が与えられ、アナログ減算器の減算結果が予
め設定した値に収斂するようにパルス幅変調信号発生手
段のデューティ比を制御する制御器と、パルス幅変調信
号のデューティ比と基準電圧との積により被変換電圧の
値をディジタル値をもって算出する演算器とによってア
ナログ−ディジタル変換器を構成したものである。
パルス幅変調信号を発生し、このパルス幅変調信号のデ
ューティ比を分解能よく変化させることができる高分解
能型のパルス幅変調信号発生手段と、このパルス幅変調
信号発生手段が発生するパルス幅変調信号の一方の論理
で基準電圧源の基準電圧を選択し、他方の論理で共通電
位点の共通電位を選択するスイッチ素子と、このスイッ
チ素子が選択する電圧信号が与えられ、この電圧信号を
平滑化するフィルタに、被変換電圧が一方の入力端子に
与えられ、他方の入力端子にフィルタの平滑出力電圧が
与えられてこれらの電圧の差を取出すアナログ減算回路
と、このアナログ減算回路の減算結果をＡＤ変換する瞬
時変換型の補助ＡＤ変換器と、この補助ＡＤ変換器のＡ
Ｄ変換出力が与えられ、アナログ減算器の減算結果が予
め設定した値に収斂するようにパルス幅変調信号発生手
段のデューティ比を制御する制御器と、パルス幅変調信
号のデューティ比と基準電圧との積により被変換電圧の
値をディジタル値をもって算出する演算器とによってア
ナログ−ディジタル変換器を構成したものである。
【００１０】この発明では更に、瞬時変換型の補助ＡＤ
変換器の変換周期を商用電源周期の整数分の１に選定す
ると共に、ＡＤ変換器のｎ回目のＡＤ変換値と初回のＡ
Ｄ変換値との差から演算器により端数値を算出し、この
端数値を演算器で算出したＡＤ変換値に加算する構造の
アナログ−ディジタル変換器を提供するものである。こ
の発明の構成によればスイッチの数はパルス幅変調信号
発生手段から発生されるパルス幅変調信号によりオン、
オフ制御されフィルタに基準電圧と共通電位点の電圧を
交互に与えるスイッチだけとなり、構成を簡素化するこ
とができる。
変換器の変換周期を商用電源周期の整数分の１に選定す
ると共に、ＡＤ変換器のｎ回目のＡＤ変換値と初回のＡ
Ｄ変換値との差から演算器により端数値を算出し、この
端数値を演算器で算出したＡＤ変換値に加算する構造の
アナログ−ディジタル変換器を提供するものである。こ
の発明の構成によればスイッチの数はパルス幅変調信号
発生手段から発生されるパルス幅変調信号によりオン、
オフ制御されフィルタに基準電圧と共通電位点の電圧を
交互に与えるスイッチだけとなり、構成を簡素化するこ
とができる。
【００１１】またパルス幅変調信号をデューティ比を高
分解能で変化させることができる高分解能型のパルス幅
変調信号を用いたから、被変換電圧を分解能よくＡＤ変
換することができる。また端数値を算出する端数値算出
手段を設けることにより、より一層精度よくＡＤ変換す
ることができる。
分解能で変化させることができる高分解能型のパルス幅
変調信号を用いたから、被変換電圧を分解能よくＡＤ変
換することができる。また端数値を算出する端数値算出
手段を設けることにより、より一層精度よくＡＤ変換す
ることができる。
【００１２】
【実施例】図１にこの発明の一実施例を示す。図中１１
は被変換電圧ＥX を入力する外部入力端子を示す。この
外部入力端子１１に入力された被変換電圧ＥX はアナロ
グ減算器１２の一方の入力端子１２Ａに入力される。ア
ナログ減算器１２の他方の入力端子１２Ｂにはフィルタ
１３から出力される平滑出力電圧を与える。つまりフィ
ルタ１３にはスイッチ素子１４Ａ，１４Ｂで選択される
基準電圧源１５の基準電圧ＥＳと、共通電位点１６の電
位ＥＯとが交互に与えられる。つまりスイッチ素子１４
Ａと１４Ｂには図２に示すパルス幅変調信号ＰＷＭが与
えられ、このパルス幅変調信号ＰＷＭの一方の論理値、
この例ではＨ論理でスイッチ素子４Ａがオン４Ｂがオフ
に制御され、フィルタ１３に基準電圧源１５から基準電
圧ＥＳを与えると共に他方の論理値、この例ではＬ論理
でスイッチ素子１４Ａがオフ、１４Ｂがオンの状態に制
御されてフィルタ１３に共通電位点１６の電位ＥＯを与
える。パルス幅変調信号ＰＷＭはパルス幅変調信号発生
手段１７から出力される。パルス幅変調信号発生手段１
７は例えばカウンタによって構成することができる。カ
ウンタとして１６ビットのカウンタを用いて一定周波数
のクロックを計数させることにより、時間ＴＲをクロッ
クの１周期分の時間から１６ビットのフルカウント値
（６５５３６周期）分の時間まで変化させることができ
る。つまりパルス幅変調信号ＰＷＭを１／６５５３６の
分解能で変化させることができる。
は被変換電圧ＥX を入力する外部入力端子を示す。この
外部入力端子１１に入力された被変換電圧ＥX はアナロ
グ減算器１２の一方の入力端子１２Ａに入力される。ア
ナログ減算器１２の他方の入力端子１２Ｂにはフィルタ
１３から出力される平滑出力電圧を与える。つまりフィ
ルタ１３にはスイッチ素子１４Ａ，１４Ｂで選択される
基準電圧源１５の基準電圧ＥＳと、共通電位点１６の電
位ＥＯとが交互に与えられる。つまりスイッチ素子１４
Ａと１４Ｂには図２に示すパルス幅変調信号ＰＷＭが与
えられ、このパルス幅変調信号ＰＷＭの一方の論理値、
この例ではＨ論理でスイッチ素子４Ａがオン４Ｂがオフ
に制御され、フィルタ１３に基準電圧源１５から基準電
圧ＥＳを与えると共に他方の論理値、この例ではＬ論理
でスイッチ素子１４Ａがオフ、１４Ｂがオンの状態に制
御されてフィルタ１３に共通電位点１６の電位ＥＯを与
える。パルス幅変調信号ＰＷＭはパルス幅変調信号発生
手段１７から出力される。パルス幅変調信号発生手段１
７は例えばカウンタによって構成することができる。カ
ウンタとして１６ビットのカウンタを用いて一定周波数
のクロックを計数させることにより、時間ＴＲをクロッ
クの１周期分の時間から１６ビットのフルカウント値
（６５５３６周期）分の時間まで変化させることができ
る。つまりパルス幅変調信号ＰＷＭを１／６５５３６の
分解能で変化させることができる。
【００１３】スイッチ素子１４Ａ，１４Ｂがオン、オフ
するデューティ比が変化することによりフィルタ１３か
らアナログ減算器１２の入力端子１２Ｂに与えられる平
滑出力電圧（直流電圧）が変化する。図の例ではフィル
タ１３の平滑出力電圧をバッファ増幅器１８を通じてア
ナログ減算器１２の入力端子１２Ｂに与える構造とした
場合を示す。
するデューティ比が変化することによりフィルタ１３か
らアナログ減算器１２の入力端子１２Ｂに与えられる平
滑出力電圧（直流電圧）が変化する。図の例ではフィル
タ１３の平滑出力電圧をバッファ増幅器１８を通じてア
ナログ減算器１２の入力端子１２Ｂに与える構造とした
場合を示す。
【００１４】バッファ増幅器１８から出力されるフィル
タ１３の平滑出力電圧をＥＤとした場合ＥＤは ＥＤ＝ＥＳ × ＴＲ／ＴＳ ……（１） で求められる。ＥＳは基準電圧源１５の基準電圧、時間
ＴＳは予め設定したＡＤ変換の変換時間に対応する一定
値、ＴＲはパルス幅変調信号ＰＷＭのパルス幅により求
められる。従ってフィルタ１３の平滑出力電圧ＥＤはパ
ルス幅変調信号発生手段１７に設定した時間ＴＲを読込
むだけで算出することができる。
タ１３の平滑出力電圧をＥＤとした場合ＥＤは ＥＤ＝ＥＳ × ＴＲ／ＴＳ ……（１） で求められる。ＥＳは基準電圧源１５の基準電圧、時間
ＴＳは予め設定したＡＤ変換の変換時間に対応する一定
値、ＴＲはパルス幅変調信号ＰＷＭのパルス幅により求
められる。従ってフィルタ１３の平滑出力電圧ＥＤはパ
ルス幅変調信号発生手段１７に設定した時間ＴＲを読込
むだけで算出することができる。
【００１５】アナログ減算器１２は一方の入力端子１２
Ａに入力される被変換電圧ＥX と、他方の入力端子１２
Ｂに入力されるフィルタ１３の平滑出力電圧ＥＤとの差
（Ｅ X −ＥＤ）Ｇを出力する。ここでＧは抵抗器１２Ｄ
と１２Ｅの抵抗値をＲ1 ，Ｒ 2 とした場合Ｇ＝（Ｒ1 ＋
Ｒ2 ）／Ｒ2 で規定される。例えばＲ1 ＝９９９ｋΩ，
Ｒ2 ＝１ｋΩとした場合、Ｇ＝１０００となる。
Ａに入力される被変換電圧ＥX と、他方の入力端子１２
Ｂに入力されるフィルタ１３の平滑出力電圧ＥＤとの差
（Ｅ X −ＥＤ）Ｇを出力する。ここでＧは抵抗器１２Ｄ
と１２Ｅの抵抗値をＲ1 ，Ｒ 2 とした場合Ｇ＝（Ｒ1 ＋
Ｒ2 ）／Ｒ2 で規定される。例えばＲ1 ＝９９９ｋΩ，
Ｒ2 ＝１ｋΩとした場合、Ｇ＝１０００となる。
【００１６】アナログ減算器１２の出力は瞬時変換型の
補助ＡＤ変換器１９に入力され、制御器２０から与えら
れる制御信号に従ってアナログ減算器１２の減算出力を
図３に示すように周期的にＡＤ変換する。図３に示すＥ
Ａ１，ＥＡ２，ＥＡ３…ＥＡｎは周期Ｔ毎にＡＤ変換し
たＡＤ変換値を示す。制御器２０はアナログ減算器１２
の出力が予め設定した値、例えば０電位に収斂する方向
にパルス幅変調信号ＰＷＭのデューティ比を制御する。
つまり各ＡＤ変換値ＥＡ１，ＥＡ２，ＥＡ３……の極性
に応じて制御器２０はパルス幅変調信号発生手段１７に
制御信号を与え、パルス幅変調信号ＰＷＭのパルス幅Ｔ
Ｒを制御する。例えば初回のＡＤ変換値ＥＡ１が正極性
であった場合はフィルタ１３の平滑出力電圧の印加時間
が不足していることを意味するからパルス幅変調信号Ｐ
ＷＭのパルス幅ＴＲを伸ばす方向に制御する。またＡＤ
変換値ＥＡ１が負極性であって場合にはフィルタ１３の
平滑出力が過剰であることを意味し、この場合にはパル
ス幅変調信号ＰＷＭのパルス幅ＴＲを短かくする方向に
制御する。
補助ＡＤ変換器１９に入力され、制御器２０から与えら
れる制御信号に従ってアナログ減算器１２の減算出力を
図３に示すように周期的にＡＤ変換する。図３に示すＥ
Ａ１，ＥＡ２，ＥＡ３…ＥＡｎは周期Ｔ毎にＡＤ変換し
たＡＤ変換値を示す。制御器２０はアナログ減算器１２
の出力が予め設定した値、例えば０電位に収斂する方向
にパルス幅変調信号ＰＷＭのデューティ比を制御する。
つまり各ＡＤ変換値ＥＡ１，ＥＡ２，ＥＡ３……の極性
に応じて制御器２０はパルス幅変調信号発生手段１７に
制御信号を与え、パルス幅変調信号ＰＷＭのパルス幅Ｔ
Ｒを制御する。例えば初回のＡＤ変換値ＥＡ１が正極性
であった場合はフィルタ１３の平滑出力電圧の印加時間
が不足していることを意味するからパルス幅変調信号Ｐ
ＷＭのパルス幅ＴＲを伸ばす方向に制御する。またＡＤ
変換値ＥＡ１が負極性であって場合にはフィルタ１３の
平滑出力が過剰であることを意味し、この場合にはパル
ス幅変調信号ＰＷＭのパルス幅ＴＲを短かくする方向に
制御する。
【００１７】このように制御器２０はアナログ減算器１
２の減算出力が０電位に収斂する方向にパルス幅変調信
号ＰＷＭのパルス幅ＴＲを制御する。制御の結果、アナ
ログ減算器１２の減算出力は限りなく０電位に近ずく
が、パルス幅変調信号ＰＷＭのパルス幅ＴＲはディジタ
ル値をカウンタに設定して得る構造、つまりディジタル
回路によって制御する構造のため最終的には１ビットの
範囲で誤差が発生する。この誤差値は被変換電圧ＥX の
端数値に相当し、その端数値は次式の２項で算出するこ
とができる。
２の減算出力が０電位に収斂する方向にパルス幅変調信
号ＰＷＭのパルス幅ＴＲを制御する。制御の結果、アナ
ログ減算器１２の減算出力は限りなく０電位に近ずく
が、パルス幅変調信号ＰＷＭのパルス幅ＴＲはディジタ
ル値をカウンタに設定して得る構造、つまりディジタル
回路によって制御する構造のため最終的には１ビットの
範囲で誤差が発生する。この誤差値は被変換電圧ＥX の
端数値に相当し、その端数値は次式の２項で算出するこ
とができる。
【００１８】 ＥX ＝ＥＤ＋（ＥＡｎ−ＥＡ１）／Ｇ ……（２） ＥＡｎはＡＤ変換周期ＴＳの最終のＡＤ変換値、ＥＡ１
は初回のＡＤ変換値を指す。尚、最終ＡＤ変換値ＥＡｎ
は、次のＡＤ変換周期における初回のＡＤ変換値ＥＡ１
として利用され、ＡＤ変換動作は周期ＴＳ毎に繰り返さ
れる。制御器１０はマイクロコンピュータによって構成
され、上述した（２）式の演算を実行する。従って制御
器１０は制御器としての機能と演算器の機能を合せ持つ
こととなる。制御器２０で算出した（２）式の算出結果
は必要に応じて表示器２１に表示する。
は初回のＡＤ変換値を指す。尚、最終ＡＤ変換値ＥＡｎ
は、次のＡＤ変換周期における初回のＡＤ変換値ＥＡ１
として利用され、ＡＤ変換動作は周期ＴＳ毎に繰り返さ
れる。制御器１０はマイクロコンピュータによって構成
され、上述した（２）式の演算を実行する。従って制御
器１０は制御器としての機能と演算器の機能を合せ持つ
こととなる。制御器２０で算出した（２）式の算出結果
は必要に応じて表示器２１に表示する。
【００１９】ここでＡＤ変換器１９のＡＤ変換周期Ｔ
（図３参照）について説明する。ＡＤ変換器１９のＡＤ
変換周期Ｔを例えばＴ＝８３．３３３μｓに設定する。
このＡＤ変換周期に設定することにより電源周波数が５
０Ｈｚでも６０Ｈｚでも電源からの誘導雑音を除去する
ことができる。つまり、Ｔ＝８３．３３３μｓのＡＤ変
換周期で２００回ＡＤ変換するとＴＳ＝８３．３３３μ
ｓ×２００＝１６．６６６ｍｓとなる。このＴＳ＝１
６．６６６ｍｓは１／６０であり、６０Ｈｚの電源周波
数の１周期に該当する。
（図３参照）について説明する。ＡＤ変換器１９のＡＤ
変換周期Ｔを例えばＴ＝８３．３３３μｓに設定する。
このＡＤ変換周期に設定することにより電源周波数が５
０Ｈｚでも６０Ｈｚでも電源からの誘導雑音を除去する
ことができる。つまり、Ｔ＝８３．３３３μｓのＡＤ変
換周期で２００回ＡＤ変換するとＴＳ＝８３．３３３μ
ｓ×２００＝１６．６６６ｍｓとなる。このＴＳ＝１
６．６６６ｍｓは１／６０であり、６０Ｈｚの電源周波
数の１周期に該当する。
【００２０】一方Ｔ＝８３．３３３μｓのＡＤ変換周期
で２４０回ＡＤ変換すると、ＴＳ＝２０．０００ｍｓと
なる。このＴＳ＝２０．０００ｍｓは５０Ｈｚの電源周
波数の１周期に該当する。このようにＡＤ変換に要する
時間ＴＳを商用電源の周期の整数倍の関係に選定するこ
とにより、電源からの誘導雑音を除去することができ
る。ＡＤ変換の精度を高めるためにはＡＤ変換に要する
時間ＴＳを長く採ればよい。例えばＴ＝８３．３３３μ
ｓのＡＤ変換周期を１０００回ＡＤ変換すると、ＴＳ＝
８３．３３３ｍｓとなる。この時間は６０Ｈｚの電源周
期の５周期分に相当し、ＡＤ変換に要する時間ＴＳは電
源の周期の整数倍の関係を維持する。よって電源からの
誘導雑音を除去しながら且つＡＤ変換の精度の向上が達
せられる。またＴ＝８３．３３３μｓのＡＤ変換周期を
１２００回実行すると、ＴＳ＝１００．０００ｍｓとな
る。この時間は５０Ｈｚの電源の５周期分に相当し、Ａ
Ｄ変換に要する時間ＴＳは電源の周期の整数倍の関係を
維持する。よって誘導雑音を除去しながら且つＡＤ変換
の精度の向上が達せられる。
で２４０回ＡＤ変換すると、ＴＳ＝２０．０００ｍｓと
なる。このＴＳ＝２０．０００ｍｓは５０Ｈｚの電源周
波数の１周期に該当する。このようにＡＤ変換に要する
時間ＴＳを商用電源の周期の整数倍の関係に選定するこ
とにより、電源からの誘導雑音を除去することができ
る。ＡＤ変換の精度を高めるためにはＡＤ変換に要する
時間ＴＳを長く採ればよい。例えばＴ＝８３．３３３μ
ｓのＡＤ変換周期を１０００回ＡＤ変換すると、ＴＳ＝
８３．３３３ｍｓとなる。この時間は６０Ｈｚの電源周
期の５周期分に相当し、ＡＤ変換に要する時間ＴＳは電
源の周期の整数倍の関係を維持する。よって電源からの
誘導雑音を除去しながら且つＡＤ変換の精度の向上が達
せられる。またＴ＝８３．３３３μｓのＡＤ変換周期を
１２００回実行すると、ＴＳ＝１００．０００ｍｓとな
る。この時間は５０Ｈｚの電源の５周期分に相当し、Ａ
Ｄ変換に要する時間ＴＳは電源の周期の整数倍の関係を
維持する。よって誘導雑音を除去しながら且つＡＤ変換
の精度の向上が達せられる。
【００２１】更にＡＤ変換の精度を向上するにはＴ＝８
３．３３３μｓのＡＤ変換周期を２０００回ＡＤ変換す
るとＡＤ変換に要する時間はＴＳ＝１６６．６６６ｍｓ
となる。この時間は６０Ｈｚの電源の周期の１０倍に相
当し、ＡＤ変換に要する時間ＴＳは電源の周期の整数倍
の関係を維持する。よって電源からの誘導雑音を除去し
ながら且つＡＤ変換の精度を向上することができる。
３．３３３μｓのＡＤ変換周期を２０００回ＡＤ変換す
るとＡＤ変換に要する時間はＴＳ＝１６６．６６６ｍｓ
となる。この時間は６０Ｈｚの電源の周期の１０倍に相
当し、ＡＤ変換に要する時間ＴＳは電源の周期の整数倍
の関係を維持する。よって電源からの誘導雑音を除去し
ながら且つＡＤ変換の精度を向上することができる。
【００２２】またＴ＝８３．３３３μｓのＡＤ変換周期
を２４００回実行すると、ＴＳ＝２００，０００ｍｓと
なる。この時間は５０Ｈｚの電源の周期の１０倍に相当
しＡＤ変換に要する時間ＴＳは電源の周期の整数倍の関
係を維持する。よって電源からの誘導雑音を除去しなが
ら且つＡＤ変換の精度を向上することができる。図４は
この発明の変形実施例を示す。この例ではアナログ減算
器１２を構成する抵抗器１２Ｄに並列にコンデンサ１２
Ｆを接続した場合を示す。コンデンサ１２Ｆを接続する
ことにより被変換電圧ＥX と共に雑音が混入しても、こ
のコンデンサ１２Ｆにより雑音を吸収し、補助ＡＤ変換
器１９に雑音成分が印加されることを阻止することがで
きる。その他の構成は図１と同じであるからこれ以上の
説明は省略する。
を２４００回実行すると、ＴＳ＝２００，０００ｍｓと
なる。この時間は５０Ｈｚの電源の周期の１０倍に相当
しＡＤ変換に要する時間ＴＳは電源の周期の整数倍の関
係を維持する。よって電源からの誘導雑音を除去しなが
ら且つＡＤ変換の精度を向上することができる。図４は
この発明の変形実施例を示す。この例ではアナログ減算
器１２を構成する抵抗器１２Ｄに並列にコンデンサ１２
Ｆを接続した場合を示す。コンデンサ１２Ｆを接続する
ことにより被変換電圧ＥX と共に雑音が混入しても、こ
のコンデンサ１２Ｆにより雑音を吸収し、補助ＡＤ変換
器１９に雑音成分が印加されることを阻止することがで
きる。その他の構成は図１と同じであるからこれ以上の
説明は省略する。
【００２３】
【発明の効果】以上説明したように、この発明によれば
スイッチ素子１４Ａ，１４Ｂをパルス幅変調信号ＰＷＭ
によってオン、オフ操作するだけでよいから構成を簡素
化することができる。スイッチ素子１４Ａ，１４Ｂのオ
ン抵抗に対してフィルタ１３を構成する抵抗器１３Ａ，
１３Ｂの抵抗値Ｒ3 ，Ｒ4 が充分大きければＡＤ変換結
果は高精度にすることができる。スイッチ素子１４Ａ，
１４Ｂのオン抵抗差を１Ωとし、抵抗器１３Ａ，１３Ｂ
の抵抗値Ｒ3 ＋Ｒ4 が１ＭΩならばＡＤ変換は１０
-6（ｐｐｍ）の精度となる。
スイッチ素子１４Ａ，１４Ｂをパルス幅変調信号ＰＷＭ
によってオン、オフ操作するだけでよいから構成を簡素
化することができる。スイッチ素子１４Ａ，１４Ｂのオ
ン抵抗に対してフィルタ１３を構成する抵抗器１３Ａ，
１３Ｂの抵抗値Ｒ3 ，Ｒ4 が充分大きければＡＤ変換結
果は高精度にすることができる。スイッチ素子１４Ａ，
１４Ｂのオン抵抗差を１Ωとし、抵抗器１３Ａ，１３Ｂ
の抵抗値Ｒ3 ＋Ｒ4 が１ＭΩならばＡＤ変換は１０
-6（ｐｐｍ）の精度となる。
【００２４】またパルス幅変調信号発生手段１７におい
て１６ビットのカウンタを用い更にＡＤ変換器１９を８
ビットのＡＤ変換器を用いたとすると、計２４ビット
（２24＝１６，７７７，２１６）の分解能となる。アナ
ログ減算器１２において、アナログ減算器１２を構成す
る抵抗器１２Ｄと１２Ｅの抵抗値は高精度の必要はな
い。よって安価な抵抗器を用いることができる。従って
この発明によれば構成を簡素化したことと、安価な部品
を用いることができることから、全体として安価に提供
することができる利点が得られる。
て１６ビットのカウンタを用い更にＡＤ変換器１９を８
ビットのＡＤ変換器を用いたとすると、計２４ビット
（２24＝１６，７７７，２１６）の分解能となる。アナ
ログ減算器１２において、アナログ減算器１２を構成す
る抵抗器１２Ｄと１２Ｅの抵抗値は高精度の必要はな
い。よって安価な抵抗器を用いることができる。従って
この発明によれば構成を簡素化したことと、安価な部品
を用いることができることから、全体として安価に提供
することができる利点が得られる。
【図１】この発明の一実施例を説明するための接続図。
【図２】この発明の動作を説明するための波形図。
【図３】この発明の動作を説明するための波形図。
【図４】この発明の変形実施例を示す接続図。
【図５】従来の技術を説明するための接続図。
【図６】従来の技術の動作を説明するための波形図。
【図７】積分型ＡＤ変換器が持つ雑音除去特性を説明す
るためのグラフ。
るためのグラフ。
１１ 外部入力端子 １２ アナログ減算器 １３ フィルタ １４Ａ，１４Ｂ スイッチ素子 １５ 基準電圧源 ＥＳ 基準電圧 １６ 共通電位点 １７ パルス幅変調信号発生手段 １８ バッファ増幅器 １９ 瞬時変換型のＡＤ変換器 ２０ 制御器
Claims (2)
- 【請求項１】 Ａ．一定周期のパルス幅変調信号を発生
し、このパルス幅変調信号のデューティ比を分解能よく
変化させることができる高分解能型のパルス幅変調信号
発生手段と、 Ｂ．このパルス幅変調信号発生手段が発生するパルス幅
変調信号の一方の論理で基準電圧源の基準電圧を選択
し、他方の論理で共通電位点の電位を選択するスイッチ
素子と、 Ｃ．このスイッチ素子が選択する電圧信号が与えられ、
この電圧信号を平滑化するフィルタと、 Ｄ．被ＡＤ変換電圧が一方の入力端子に入力され、他方
の入力端子に上記フィルタの平滑出力電圧が与えられて
これらの電圧の差を取出すアナログ減算器と、 Ｅ．このアナログ減算器の減算結果をＡＤ変換する瞬時
変換型の補助ＡＤ変換器と、 Ｆ．この補助ＡＤ変換器のＡＤ変換出力が与えられ、上
記アナログ減算器の減算結果が予め設定した値に収斂す
るように上記パルス幅変調信号のデューティ比を制御す
る制御器と、 Ｇ．上記パルス幅変調信号のデューティ比と基準電圧と
の積により被変換電圧の値をディジタル値をもって算出
する演算手段と、 によって構成したことを特徴とするアナログ−ディジタ
ル変換器。 - 【請求項２】 請求項１記載のアナログ−ディジタル変
換器において、補助ＡＤ変換器の変換周期を商用電源周
期の整数分の１に選定すると共に、補助ＡＤ変換器のｎ
回目のＡＤ変換値と初回のＡＤ変換値との差から端数値
を算出し、この端数値を請求項１記載のアナログ−ディ
ジタル変換器の変換値に加算する構造としたことを特徴
とするアナログ−ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225990A JPH0786948A (ja) | 1993-09-10 | 1993-09-10 | アナログ−ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225990A JPH0786948A (ja) | 1993-09-10 | 1993-09-10 | アナログ−ディジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786948A true JPH0786948A (ja) | 1995-03-31 |
Family
ID=16838073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225990A Withdrawn JPH0786948A (ja) | 1993-09-10 | 1993-09-10 | アナログ−ディジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786948A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011139236A (ja) * | 2009-12-28 | 2011-07-14 | Brother Industries Ltd | 画像読取装置 |
| JP2012060350A (ja) * | 2010-09-08 | 2012-03-22 | Mitsubishi Electric Corp | アナログ入力装置 |
-
1993
- 1993-09-10 JP JP5225990A patent/JPH0786948A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011139236A (ja) * | 2009-12-28 | 2011-07-14 | Brother Industries Ltd | 画像読取装置 |
| JP2012060350A (ja) * | 2010-09-08 | 2012-03-22 | Mitsubishi Electric Corp | アナログ入力装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |