JP2012060350A

JP2012060350A - アナログ入力装置

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Publication number: JP2012060350A
Application number: JP2010200716A
Authority: JP
Inventors: Yoshihiro Akeboshi; 慶洋明星; Hirotaka Kamiuma; 弘敬上馬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2010-09-08
Filing date: 2010-09-08
Publication date: 2012-03-22
Anticipated expiration: 2030-09-08
Also published as: JP5501904B2

Abstract

【課題】入力信号の取り込みが速く、且つ電源回路を含む雑音源に対しても雑音除去の効果が安定するアナログ入力装置を得る。
【解決手段】アナログ入力装置は、アナログ信号をＡＤ変換器（１３）に取り込むアナログ入力装置において、内部電源を供給するスイッチング電源回路（２１）と、上記アナログ信号に重畳する上記スイッチング電源回路から発生する雑音を除去するアナログ積分型フィルタ（７）と、上記アナログ積分型フィルタの積分時間を制御するパルス信号、および上記スイッチング電源回路を駆動するパルス信号を同一のパルス源（９）からの基準パルスから生成するカウンタ回路（８）と、を備える。
【選択図】図１

Description

この発明は、センサ等から出力されるアナログ信号をＡＤ変換器により変換されたデジタル信号として取込むＦａｃｔｏｒｙＡｕｔｏｍａｔｉｏｎなどの分野で使用されるアナログ入力装置に関するものである。

産業分野のフィールドに設置される監視機器やセンサなどから出力されるアナログ信号は、ＡＤ変換器により変換されたデジタル信号としてデジタルシステムに取込まれ、周囲雑音を含む厳しい環境条件の中で、高い入力精度（誤差やばらつき）が求められる。

例えば、アナログ入力装置に接続される監視機器が、微小な信号レベルを出力する温度センサ（熱電対など）である場合、周囲の雑音の影響を防止するための雑音フィルタの性能を一段と高める必要が生じる。雑音フィルタの一形態として、アナログ積分回路を用いた方法があり、雑音源の周期またはその整数倍とアナログ積分回路の積分時間が一致していると、雑音除去の効果は顕著である（例えば、特許文献１または２参照）。

特許文献１に記載のスイッチング周波数同期型Ａ／Ｄ変換器では、監視機器などから出力されるアナログ入力は、積分型Ａ／Ｄ変換器によりデジタル値に変換される。アナログ入力信号を積分型Ａ／Ｄ変換器によりデジタル出力信号に変換する際、スイッチング電源のスイッチング周波数が積分型Ａ／Ｄ変換器の負荷等により変化すると、スイッチングノイズ除去手段によりスイッチング周波数に同期して積分型Ａ／Ｄ変換器の積分時間が可変される。これにより、アナログ入力信号に重畳するスイッチングノイズは積分型Ａ／Ｄ変換器において除去される。この特性を利用し、積分器の積分時間を雑音周期に一致する様に論理回路により生成する方法が開示されている。

特開平７−７４３３号公報国際公開第２００８／１４６４５０号パンフレット

従来における雑音除去の効果を高める手法では、雑音周期と積分時間を同期させるように、積分時間を変化させているが、電源回路の仕様や電源負荷に依存して積分時間を変化させるので、雑音が低周波の場合には、入力信号の取り込みが遅くなるという問題がある。すなわち、積分器の積分時間は、本来、スイッチング電源回路のみでなく、周囲環境や装置内外の雑音源からの影響も鑑みて設定されるべきであり、電源回路の仕様や動作条件により変化してしまうのは望ましくない。
また、積分時間は、入力データの取込み速度に関わるパラメータであるため、監視機器の応答速度に合わせて、システム仕様として決められるべきである。この点においても、電源回路の仕様や動作条件により、積分時間が変化してしまうのは望ましくない。

また、電源回路がパルス幅変調の手法を用いてレギュレーションする場合、出力電圧値に依存してパルス信号のデューティ比が変化するので、雑音に含まれるスペクトル成分が基本波と奇数高調波のみでなくなるため、雑音除去の効果が低下するという問題がある。

この発明は、前記のような課題を解決するためになされたものであり、入力信号の取り込みが速く、且つ電源回路を含む雑音源に対しても雑音除去の効果が安定するアナログ入力装置を得ることを目的とする。

この発明に係るアナログ入力装置は、アナログ信号をＡＤ変換器に取り込むアナログ入力装置において、内部電源を供給するスイッチング電源回路と、上記アナログ信号に重畳する上記スイッチング電源回路から発生する雑音を除去するアナログ積分型フィルタと、上記アナログ積分型フィルタの積分時間を制御するパルス信号、および上記スイッチング電源回路を駆動するパルス信号を同一のパルス源からの基準パルスから生成するカウンタ回路と、を備える。

この発明のアナログ入力装置は、積分時間を制御するパルス信号と、スイッチング電源回路を駆動するパルス信号とが、同一のパルス源のパルスから生成され、互いに同期しているため、積分器による積算演算により雑音成分が除去され、積分時間を変更すること無く、パルス周期の制御がスイッチング電源回路を駆動するパルス信号に対して施されるため、雑音除去の特性がスイッチング電源回路の仕様や電源負荷により入力信号の取り込み時間が遅くなることはないという効果を奏する。

この発明の実施の形態に係るアナログ入力装置の回路図である。図１に示すアナログ入力装置の各部を通過する信号の波形を示す。簡単なスイッチング電源回路の構成例である。積分器の雑音除去周波数特性（ａ）とデューティ比５０％のパルス波形の周波数スペクトル（ｂ）を示す。

以下、本発明のアナログ入力装置の好適な実施の形態につき図面を用いて説明する。
図１は、この発明の実施の形態に係るアナログ入力装置の回路図である。また、図２は、図１に示すアナログ入力装置の各部を通過する信号の波形を示す。
この発明の実施の形態に係るアナログ入力装置１は、図１に示すように、アナログ信号（Ｗ１）が伝送される一対の信号線が接続される一対の入力端子、一端が一方の入力端子に接続される入力スイッチ２、一端が入力スイッチ２の他端に接続されるとともに他端が他方の入力端子に接続される１次巻線を備える絶縁トランス３、絶縁トランス３の二次巻線の一端に接続される積分型ＡＤ変換器７、アナログ入力装置１全体の電源を生成する電源装置４、基準パルスを発するパルス源９、及びアナログ入力装置内の制御パルス信号を生成するカウンタ回路８を備える。

尚、アナログ入力装置１は図示しないコンピュータにより監視されており、コンピュータのメモリーにはＡＤ変換データの精度すなわち誤差を監視する手順とＡＤ変換データの応答速度を監視する手順をコンピュータのＣＰＵに実行させるソフトウェアが記憶されている。コンピュータは監視用のソフトウェアをメモリーから読出し、アナログ入力信号（Ｗ１）とデジタル信号をコンピュータのＩＯインターフェースを介してアナログ入力装置１から取り込みながら精度と応答速度を監視し、監視した結果をカウンタ回路８に送る。

積分型ＡＤ変換器７は、絶縁トランス３の二次巻線の一端に一端が接続される第１のスイッチ素子１１、第１のスイッチ素子１１の他端が入力端子に接続される積分器１２、及び積分器１２の出力端子に接続されるＡＤ変換器１３を備える。
第１のスイッチ素子１１は、積分器１２の積分時間Ｔ２を制御する。
積分器１２は、増幅器１４、増幅器１４の入力端子と第１のスイッチ素子１１の他端の間に介挿される抵抗１５、増幅器１４の入力端子と出力端子の間を接続するキャパシタ１６、及びキャパシタ１６と並行に接続される第２のスイッチ素子１７を備える。
第２のスイッチ素子１７は、積分が完了した後、キャパシタ１６のチャージ電荷をリセットするために設けられる。

カウンタ回路８は、パルス源９からの基準パルスが入力され、積分時間Ｔ２を制御する第１のスイッチ素子１１を制御する第２の制御パルス信号（Ｐ２）と、キャパシタ１６の電荷をリセットする第２のスイッチ素子１７を制御する第３の制御パルス信号（Ｐ３）と、電源装置４を駆動するための第４の制御パルス信号（Ｐ４）と、を生成する。

積分時間Ｔ２を制御する第２の制御パルス信号（Ｐ２）の周期Ｔ２は、スイッチング電源回路２１を駆動するための第４の制御パルス信号（Ｐ４）の周期ＴＮの整数倍になるように、パルス源９からのパルスを用いてカウンタ回路８により生成する。
また、第４の制御パルス信号（Ｐ４）のデューティ比は５０％である。
カウンタ回路８は、図示しないが分周回路、逓倍回路、タイミング回路により構成され、パルス源９から発生されるパルスから所望のパルス信号を生成する。

カウンタ回路８は、コンピュータが精度監視手順を実行することにより得られた判断結果に基づいて第２の制御パルス信号（Ｐ２）のデューティ比を変化させる。すなわち、入力精度が規定値より下回ったと判断した場合は、積分時間Ｔ２が長くなるように第２の制御パルス信号（Ｐ２）のデューティ比を大きくし、逆に、入力精度が規定値を上回ったと判断した場合は、積分時間Ｔ２が短くなるように第２の制御パルス信号（Ｐ２）のデューティ比を小さくする。

一般に、積分器１２の積分時間Ｔ２を長くすると、除去できる雑音周波数が広帯域化（低周波数側へ）できる。その一方で、ＡＤ変換の取り込み周期が長くなるため、応答の速い入力信号には追随できなくなるというトレードオフがある。
そこで、コンピュータによりＡＤ変換データの精度を監視し、この監視機能の判断により積分器１２の積分時間Ｔ２を変更し、上述のトレードオフを解決している。
すなわち、ＡＤ変換データの精度が充分であれば、積分器１２の積分時間Ｔ２を短くし、ＡＤ取り込み周期を高速化し、逆に、ＡＤ変換データの精度が規定値より劣化していれば、積分器１２の積分時間Ｔ２を長く変更し、雑音除去の性能を向上させる。

また、カウンタ回路８は、コンピュータが応答速度監視手順を実行することにより得られた判断結果に基づいて第２の制御パルス信号（Ｐ２）のデューティ比を変化させる。すなわち、監視機器からの入力信号応答が高速であると判断した場合は、積分時間Ｔ２が短くなるように第２の制御パルス信号（Ｐ２）のデューティ比を小さくし、逆に、入力信号応答が低速であると判断した場合は、積分時間Ｔ２が長くなるように第２の制御パルス信号（Ｐ２）のデューティ比を大きくする、
このように、積分時間Ｔ２を短くすることにより入力データの取込みを高速化でき、積分時間Ｔ２を長くすることにより雑音除去性能を向上することができる。

電源装置４は、スイッチング電源回路２１、スイッチング電源回路２１の出力を所定の電圧と比較する比較器２２、及びスイッチング電源回路２１に制御パルス信号を入力する可変利得増幅器２３を備える。
スイッチング電源回路２１は、所望の値の出力電圧にレギュレーションできるように、パルス振幅変調（ＰｕｌｓｅＡｍｐｌｉｔｕｄｅＭｏｄｕｌａｔｉｏｎ：ＰＡＭ）で制御される。尚、簡単なスイッチング電源回路２１の構成例を図３に示す。

第４の制御パルス信号（Ｐ４）は、可変利得増幅器２３により電圧振幅が可変される。そして、可変利得増幅器２３は比較器２２からの出力により制御される。
スイッチング電源回路２１の出力電圧は、比較器２２により参照電圧（Ｖｒｅｆ）と比較され、可変利得増幅器２３により帰還制御される。すなわち、スイッチング電源回路２１の出力電圧値が参照電圧（Ｖｒｅｆ）より低い場合は可変利得増幅器２３が第４の制御パルス信号（Ｐ４）の振幅を大きくし、逆に、スイッチング電源回路２１の出力電圧値が参照電圧（Ｖｒｅｆ）より高い場合は可変利得増幅器２３が第４の制御パルス信号（Ｐ４）の振幅を小さくする。これにより、スイッチング電源回路２１の出力電圧値は所望の参照電圧（Ｖｒｅｆ）に安定する。
このように、可変利得増幅器２３を使用することにより大きな振幅のパルス信号を出力できるにしたため、スイッチング電源回路２１は、高い電圧値が出力できる。

次に、この発明の実施の形態に係るアナログ入力装置の動作について説明する。尚、以下の説明では、アナログ入力装置１に入力されるアナログ入力信号（Ｗ１）が、例えば温度センサ等からの信号の場合のように、周波数が非常に低く、実質、直流信号と見なせるものとする。尚、アナログ入力信号（Ｗ１）の波形を図２の（ａ）に示す。
入力スイッチ２は、第１の制御パルス信号（Ｐ１）により開閉される。尚、第１の制御パルス信号（Ｐ１）の波形を図２の（ｂ）に示す。
アナログ入力信号（Ｗ１）が入力スイッチ２の開閉により絶縁トランス３の一次巻線に流れる電流が断続的に流される。このように絶縁トランス３の一次巻線に断続的な電流が流されると、絶縁トランス３の二次巻線に過渡遷移パルス（Ｗ２）が誘起される。過渡遷移パルス（Ｗ２）の波形を図２の（ｃ）に示す。

この過渡遷移パルス（Ｗ２）には、例えば周辺のスイッチング電源回路２１から発生される雑音が図２の（ｃ）に示すように重畳される。この雑音の周期ＴＮは過渡遷移パルス（Ｗ２）の周期Ｔ１より短い。
雑音が重畳された過渡遷移パルス（Ｗ２）は、第１のスイッチ素子１１の開閉により、周期Ｔ２に亘った期間だけ積分器１２に入力される。第１のスイッチ素子１１の開閉は第２の制御パルス信号（Ｐ２）により制御されるが、第２の制御パルス信号（Ｐ２）の周期Ｔ２は周期ＴＮの整数倍となっている。第２の制御パルス信号（Ｐ２）の波形を図２（ｄ）に示す。

積分器１２に入力された過渡遷移パルス（Ｗ２）は、増幅器１４、抵抗１５、キャパシタ１６から構成される積分手段により積分され、図２の（ｅ）に示すような積分器出力信号（Ｗ３）が周期Ｔ２の間で電圧Ｖ１まで増加する。第２の制御パルス信号（Ｐ２）に対して遅れて第２のスイッチ素子１７に入力される第３の制御パルス信号（Ｐ３）により、第２のスイッチ素子１７が開閉される。第２のスイッチ素子１７が閉成されると、キャパシタ１６に貯まった電荷が放電されて積分器出力信号（Ｗ３）が電圧Ｖ１から零まで低下する。第３の制御パルス信号（Ｐ３）の波形を図２（ｆ）に示す。

積分型ＡＤ変換器７では、積分器１２により過渡遷移パルス（Ｗ２）を積分処理することにより、重畳している雑音が高周波であるので平滑化される。この時、スイッチング電源回路２１を駆動する第４の制御パルス信号（Ｐ４）の周期ＴＮは、積分時間Ｔ２を制御する第１のスイッチ素子１１を開閉する第２の制御パルス信号（Ｐ２）の周期Ｔ２の整数分の１であるので、雑音除去の効果が大きい。第４の制御パルス信号（Ｐ４）の波形を図２（ｇ）に示す。

図４は、積分器１２の雑音除去周波数特性（ａ）とデューティ比５０％のパルス波形の周波数スペクトル（ｂ）を示す。
また、電源装置４を駆動する第４の制御パルス信号（Ｐ４）は、デューティ比５０％の連続パルスであるので、図４の（ｂ）に示すように、電源雑音のスペクトルは、パルス周期に対応した基本（周波数）波と、奇数次高調波のみとなる。よって、雑音スペクトル成分の全てが、図４の（ａ）に示す積分器１２の雑音除去特性におけるヌル点と一致するため、雑音除去性能が著しく向上する。

また、積分時間Ｔ２を変化させるのでは無く、スイッチング電源回路２１を駆動するための第４の制御パルス信号（Ｐ４）の周期ＴＮを積分時間Ｔ２を制御する第１のスイッチ素子１１を開閉する第２の制御パルス信号（Ｐ２）の周期に同期されているため、スイッチング電源回路２１の仕様や負荷に依存して、積分時間Ｔ２が変化することはなくなる。よって、雑音源がスイッチング電源回路２１以外に存在しても、所望の特性を得ることができる。

電源装置４は、パルス振幅変調の手法を用いることにより、第４の制御パルス信号（Ｐ４）の周期やデューティ比が電源装置４の出力電圧に依存することが無くなる。

ここで、積分時間Ｔ２を越える低周期の第４の制御パルス信号（Ｐ４）で電源装置４を動作させる必要がある場合、第２の制御パルス信号（Ｐ２）と第４の制御パルス信号（Ｐ４）との位相が同じであると積分器１２による雑音除去性能が劣化する。
そこで、積分器１２の積分時間Ｔ２を制御する第２の制御パルス信号（Ｐ２）の位相を、電源装置４を駆動する第４の制御パルス信号（Ｐ４）の位相に対して雑音の平滑化の効果が高くなるようにずらすことにより、雑音除去性能が改善する。

上述のように本願の実施の形態に係るアナログ入力装置は、雑音源の周期を積分時間に同期するように生成したため、雑音除去の効果が大幅に改善できるため産業上の利用可能性が高い。

１アナログ入力装置、２入力スイッチ、３絶縁トランス、４電源装置、７積分型ＡＤ変換器、８カウンタ回路、９パルス源、１１第１のスイッチ素子、１２積分器、１３ＡＤ変換器、１４増幅器、１５抵抗、１６キャパシタ、１７第２のスイッチ素子、２１スイッチング電源回路、２２比較器、２３可変利得増幅器。

Claims

アナログ信号をＡＤ変換器に取り込むアナログ入力装置において、
内部電源を供給するスイッチング電源回路と、
上記アナログ信号に重畳する上記スイッチング電源回路から発生する雑音を除去するアナログ積分型フィルタと、
上記アナログ積分型フィルタの積分時間を制御するパルス信号、および上記スイッチング電源回路を駆動するパルス信号を同一のパルス源からの基準パルスから生成するカウンタ回路と、
を備えることを特徴とするアナログ入力装置。
上記スイッチング電源回路を駆動するパルス信号の周期は、上記アナログ積分型フィルタの積分時間を制御するパルス信号の周期の整数分の１であることを特徴とする請求項１に記載のアナログ入力装置。
上記スイッチング電源回路は、パルス振幅変調の手法を用いたパルス信号により駆動されることを特徴とする請求項１または２に記載のアナログ入力装置。
上記スイッチング電源回路を駆動するパルス信号は、デューティ比が５０％であることを特徴とする請求項１乃至３のいずれかに記載のアナログ入力装置。
上記スイッチング電源回路は、直流電源を生成する電源回路であり、
生成された直流電源の電圧値が規定値より低い場合は上記スイッチング電源回路を駆動するパルス信号の振幅を大きくし、逆に、生成された直流電源の電圧値が規定値より高い場合は上記スイッチング電源回路を駆動するパルス信号の振幅を小さくする帰還制御されることを特徴とする請求項１乃至４のいずれかに記載のアナログ入力装置。
上記アナログ積分型フィルタの積分時間を制御するパルス信号の周期は、コンピュータの判断により変更されることを特徴とする請求項１乃至５のいずれかに記載のアナログ入力装置。
上記コンピュータはＡＤ変換データの精度を監視する精度監視手段および監視した精度を規定値と対比する手段を含み、
上記カウンタ回路は、上記精度が規定値を下回ったと上記コンピュータが判断した場合、上記積分時間を制御するパルス信号の周期を長く、逆に、上記精度が規定値を上回ったと上記コンピュータが判断した場合、上記積分時間を制御するパルス信号の周期を短くすることを特徴とする請求項６に記載のアナログ入力装置。
上記コンピュータはＡＤ変換データの応答速度を監視する応答速度監視手段を含み、
上記カウンタ回路は、応答速度が高速であると上記コンピュータが判断した場合、上記積分時間を制御するパルス信号の周期を短く、逆に、応答速度が低速であると上記コンピュータが判断した場合、上記積分時間を制御するパルス信号の周期を長くすることを特徴とする請求項６に記載のアナログ入力装置。
上記アナログ積分型フィルタの積分時間を制御するパルス信号の位相を上記スイッチング電源回路を駆動するパルス信号の位相に対してずらすことを特徴とする請求項１乃至６のいずれかに記載のアナログ入力装置。