JP2007208984A - デルタ−シグマａ／ｄコンバータ内における内部マルチビットアナログ／デジタルコンバータの非線形性の計測及び補正 - Google Patents

Abstract

【課題】デルタ−シグマＡＤＣの内部ＡＤＣの非線形性を検出及び補正する。
【解決手段】デルタ−シグマＡＤＣ内の内部ＡＤＣは、固有のデルタ−シグマＡＤＣ回路を含む。一態様では、一定のＤＣ値が入力信号として与えられる。一定のＤＣ値及びフィードバック信号の和が積分される。その後、積分された和を含むデジタル近似値が生成される。フィードバック信号が生成され、積分された和のランピングを可能にする。
【選択図】図３

Description

本発明は、デルタ−シグマＡ／Ｄコンバータ内における内部マルチビットアナログ／デジタルコンバータの非線形性の計測及び補正に関する。

計測装置は、一般に、アナログ入力信号をサンプリングし、これをデジタル表現に変換している。これらの装置の多くは、デルタ−シグマアナログ／デジタルコンバータ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）に依存して変換を実行している。そして、デルタ−シグマＡＤＣは、その構成要素として内部ＡＤＣを包含することができる。しかしながら、内部ＡＤＣの動作が線形性を有していない場合には、アナログからデジタルへの全体的な変換の精度が損なわれることになる。

従って、デルタ−シグマＡＤＣの内部ＡＤＣの非線形性を検出及び補正する方法及び装置が求められている。

本発明の一実施例においては、なんらの追加的な試験回路を使用する必要性を伴うことなしに、デルタ−シグマＡＤＣの内部ＡＤＣの線形性を試験する方法が開示されている。代わりに、線形性は、固有のデルタ−シグマＡＤＣ回路を使用することによって試験される。

本発明の代替実施例においては、内部ＡＤＣ内において検出された非線形性を補正する回路が開示されている。内部ＡＤＣ内の平均非線形性を計測した後に、これを使用して補正済みの値を生成する。補正済みの値を回路内のルックアップテーブル内に保存する。通常の動作の際に、それぞれの内部ＡＤＣの出力値は、ルックアップテーブルからの適切な補正済みの値によって置換される。

以下、添付の模範的な図面を参照し、本発明の更なる特徴及び利点と本発明の好適な実施例の構造及び動作について詳細に説明する。

図１は、従来技術によるデルタ−シグマアナログ／デジタルコンバータ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）１０１の概略ブロックダイアグラムを示している。これは、フィードバック経路内に、加算器１０３、積分器１０５、内部ＮビットＡＤＣ１０７（ここで、Ｎ＞０である）、及びデジタル／アナログコンバータ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）１０９を含んでいる。尚、本明細書の残りの部分における図１及びその他の回路の説明においては、「ＡＤＣ」という用語は、（１）「デルタ−シグマＡＤＣ」または「システムＡＤＣ」と呼ばれるハイレベルなシステム（例えば、１０１）と、（２）このハイレベルなシステム内の「内部ＡＤＣ」と呼ばれるローレベルな構成要素（例えば、１０７）という２つの異なるものを識別する際に使用されていることについて留意されたい。

デルタ−シグマＡＤＣ１０１の基本アーキテクチャについては、当技術分野において周知であるが、その動作の簡潔な説明は、本発明を理解する際に有用である。アナログ信号をデルタ−シグマＡＤＣ１０１の入力１１１に印加すると、入力信号のＮビットデジタル表現が出力１１３に固定決定レートにおいて生成される。出力１１３におけるデジタル値は、ＤＡＣ１０９により、極性が反転したアナログフィードバック値（１１０）に変換された後に、加算器１０３にフィードバックされる。加算器１０３は、フィードバック値１１０と入力１１１の合計である誤差信号１１５を生成する。

内部ＡＤＣ１０７が出力１１３に生成可能であるのは、量子化された値のみであるため、出力値１１３（よって、並びに、フィードバック値１１０）が入力信号１１１と正確にマッチングすることは略ありえない。誤差信号１１５は、量子化済みの出力信号１１３が入力信号１１１と異なっている程度を示している。

誤差信号１１５は、積分器１０５に印加され、この積分器が、それぞれのサイクルごとに誤差信号１１５を「蓄積」している。積分器１０５の出力は、内部ＡＤＣ１０７がその出力を別の量子化レベルにスイッチングするまで、誤差信号１１５に応答して増大または減少する。この出力値１１３がＤＡＣ１０９を通じてフィードバックされ、このプロセス自体が反復されている。

前述のように、内部ＡＤＣ１０７の量子化特性は、特定の瞬間の出力１１３が、恐らくは入力値とマッチングしないことを意味している。しかしながら、入力信号１１１をサンプリングし、一定の期間にわたって出力１１３を平均化することにより、入力信号１１１の非常に正確な表現を得ることができる。通常、デジタルフィルタ（図示されていない）が、この平均化の機能を実行している。通常、平均化以外の更なるデジタル処理（デシメーションなど）も実行されている。デルタ−シグマ アーキテクチャとその様々なアプリケーションにおける使用法の更に詳細な情報については、ＩＥＥＥ Ｐｒｅｓｓ社から１９９７年に出版されたＳｔｅｖｅｎ Ｒ． Ｎｏｒｓｗｏｒｔｈｙ、Ｒｉｃｈａｒｄ Ｓｃｈｒｅｉｅｒ、及びＧａｂｏｒ Ｃ． Ｔｅｍｅｓ編集による「ＤＥＬＴＡ−ＳＩＧＭＡ ＤＡＴＡ ＣＯＮＶＥＲＴＥＲＳ Ｔｈｅｏｒｙ， Ｄｅｓｉｇｎ， ａｎｄ Ｓｉｍｕｌａｔｉｏｎ」（ＩＳＢＭ ０−７８０３−１０４５−４）を参照されたい。

デルタ−シグマＡＤＣ１０１のアーキテクチャは、２つの重要な課題を有している。第１に、内部ＡＤＣ１０７は、高速且つ低雑音のシステムＡＤＣを生成するべく、低レーテンシー（短い待ち時間）であると共に、高分解能でなければならない。このような内部ＡＤＣは、通常、高価である。第２に、ＡＤＣの線形性は、ＤＡＣ１０９の線形性によって決定される。Ｎ＞１である場合に、ＤＡＣの線形性は、しばしば、許容できないレベルにある。いくつかの改善されたアーキテクチャによって、これらの問題点を緩和している。

次に図２を参照すれば、図２は、図１の回路を改良した従来技術によるカスケード接続されたデルタ−シグマＡＤＣ２０１を示している。カスケード接続されたデルタ−シグマＡＤＣ２０１は、分解能を改善するべく、Ｎ個の出力ビットを具備したコースＡＤＣ２０３と、Ｍ個の出力ビットを具備したファインＡＤＣ２０５という２つの内部ＡＤＣを使用しており、この場合に、Ｎ＞０であり、Ｍ＞１である。通常、コースＡＤＣ２０３とファインＡＤＣ２０５は、別個のチップまたは装置である。また、デルタ−シグマＡＤＣ２０１は、線形性を改善するべく、ＤＡＣ１０９の代わりにパルス幅変調器（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｏｒ：ＰＷＭ）２１７を使用している。Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｉｎｃ．社に譲渡された「Ｐｒｅｃｉｓｉｏｎ Ｌｏｗ Ｎｏｉｓｅ Ｄｅｌｔａ−Ｓｉｇｍａ ＡＤＣ Ｗｉｔｈ ＡＣ Ｆｅｅｄ Ｆｏｒｗａｒｄ Ａｎｄ Ｍｅｒｇｅｄ Ｃｏａｒｓｅ Ａｎｄ Ｆｉｎｅ Ｒｅｓｕｌｔｓ」という名称の米国特許出願第１１／２２１６２０号明細書に類似の回路について詳細に説明されているため、本明細書においては、デルタ−シグマＡＤＣ２０１に関する簡潔な説明のみを提供することとする。

アナログ信号が入力２０２に印加される。第１電圧加算器２１１が、入力２０２を受信し、これをアナログフィードバック２０４に加算し、その独自の出力２１２を積分器２１３に印加している。第２電圧加算器２１６が積分器の出力２１４を受信し、これを入力信号２０２のフィードフォワード２０６と合成し、その独自の出力（２１８）をコースＡＤＣ２０３に印加している。フィードフォワード２０６は任意選択である。コースＡＤＣの出力２２０は、アナログ信号２０２のデジタル表現である。量子化誤差に起因し、出力２２０は、略絶対にアナログ入力信号の正確なデジタル表現ではない。

フィードバックマッピング２１９は、それぞれのコースＡＤＣの出力コードをフィードバック値２２１に変換している。通常の動作においては、このフィードバックマッピング２１９は、単純な利得を実装している。ＰＷＭ２１７は、フィードバック値２２１を受信し、その極性を反転させると共に、正確な振幅及びデューティサイクルを具備したパルスの形態でアナログフィードバック２０４を生成する。デジタル値を（従来のＤＡＣが実行しているように）安定したアナログＤＣ電圧ではなくパルスに変換しているのは、一見したところ、奇妙に思えるであろうが、ＰＷＭ２１７は、事実上、従来のＤＡＣと同一の機能を実行している。積分器２１３は、時間にわたってその入力を平均化しているため、一定の振幅を有する一定のデューティサイクルのパルスの時間の経過に伴う平均値は、固有の安定したアナログＤＣ電圧に正確に対応している。但し、このＰＷＭ２１７と積分器２１３の組み合わせは、従来のＤＡＣと比べて、高度な線形性を具備している。

ＰＷＭ２１７を実装する方法には、多くの異なるものが存在している。一実施例においては、ＰＷＭ２１７は、２つのアナログ出力レベルのみを生成している。それぞれの決定サイクルごとに、ＰＷＭ２１７は、現在の決定サイクルに望ましい平均出力レベルによって決定される時点においてこれらの２つの出力レベル間をスイッチングする。この結果、決定サイクル内の適切なポイントにおいて２つの出力レベル間においてトグルすることにより、アナログフィードバック２０４を生成し、ターゲット平均フィードバック値を生成している。

ファインＡＤＣ２０５は、積分器の出力２１４を受信している。積分器の出力２１４（これは、誤差信号２１４とも呼ばれている）は、量子化に起因してコースＡＤＣ２０３が表現するだけの十分な分解能を具備していなかった入力信号２０２の部分を含んでいる。この誤差信号２１４は、ファインＡＤＣ２０５によって変換され、フィードバック値２２１の正しいインスタンスと関連付けられ、マージメカニズム２０９によって再合成されることにより、デジタルの形態において入力信号を表現することになる。マージメカニズム２０９は、弁別とスケーリングの後のファインＡＤＣ出力２２２に伴う単位遅延の後にフィードバック値２２１を合計している。図１のデルタ−シグマＡＤＣ１０１と同様に、マージメカニズム２０９の出力は、通常、その最終的な出力形態に到達する前に、デジタルフィルタ（図示されてはいない）及び更なるデジタル処理を経ることになる。

ファインＡＤＣ２０５には、誤差信号２１４の変換のみが要求されており、この誤差信号は、入力信号の全体２０２ではなく、表現するだけの十分な分解能をコースＡＤＣ２０３が具備していなかった入力信号の部分を含んでいる。誤差信号２１４は、入力信号２０２よりも、その大きさが小さいため、ファインＡＤＣ２０５の入力レンジは、コースＡＤＣ２０３の入力レンジよりも小さくなっている。従って、ファインＡＤＣ２０５とコースＡＤＣ２０３が同一数の出力ビットを具備していたとしても、ファインＡＤＣ２０５は、入力信号２０２との関連において、コースＡＤＣ２０３よりも微細な分解能を実現している。この結果、２つの相対的に低い分解能を有する内部ＡＤＣにより、相対的に高価で高い分解能を有する単一の内部ＡＤＣのものにも匹敵し得る出力分解能を経済的に実現可能である。尚、このデルタ−シグマＡＤＣ２０１は、カスケード接続されたデルタ−シグマＡＤＣの１つのタイプに過ぎない。第３の内部ＡＤＣを追加してファインＡＤＣ２０５からの誤差を分解し、且つ、第４の内部ＡＤＣを追加して第３の内部ＡＤＣからの誤差を分解するなど、望ましい分解能が実現されるまで更なる内部ＡＤＣをカスケード接続することにより、更に良好な分解能を実現することも可能である。

デルタ−シグマＡＤＣ１０１の内部ＡＤＣ１０７とデルタ−シグマＡＤＣ２０１の内部ＡＤＣ２０５内の非線形性に起因し、アナログからデジタル値への変換の際に誤差が生成される。一般的なＡＤＣの線形性を計測する最良の方法は、一連の値を入力に印加した後に、出力をチェックする方法である。理想的には、入力と出力間に線形の関係が存在している必要がある。しかしながら、図１及び図２のデルタ−シグマＡＤＣ１０１及び２０１の場合には、これらのシステム内に別個の試験回路を構築することなしに、試験のために内部ＡＤＣ（１０７、２０３、及び２０５）の入力に直接アクセスする容易な方法は存在しない。別個の試験回路を構築することなしに、内部ＡＤＣの線形性を計測することが望ましいであろう。更には、非線形性を検出及び補正することが有利であろう。本発明の一実施例においては、内部ＡＤＣの非線形性を計測する方法が開示されている。本発明の別の実施例においては、内部ＡＤＣ内の非線形性の補正について開示されている。

図３は、本発明の実施例を示すフローチャートである。これは、デルタ−シグマＡＤＣ内の積分器の固有のランピング能力を利用することにより、図１及び図２の内部ＡＤＣ（１０７、２０３、及び２０５）の線形性を試験する方法３００を示している。追加の試験回路は不要である。わかりやすくするべく、以下の説明においては、例示のための例としてファインＡＤＣ２０５の試験にのみ焦点を絞ることとする。しかしながら、方法３００は、図２のコースＡＤＣ２０３、図１の内部ＡＤＣ１０７、並びに、カスケード接続されたデルタ−シグマＡＤＣアーキテクチャ内の任意の内部ＡＤＣを試験するべく容易に変更可能である。

図４（ａ）乃至（ｅ）は、方法３００による被検デルタ−シグマＡＤＣ２０１内の様々なポイントにおける回路応答のグラフを示している。これらの出力は、決定レートにおいてサンプリングされた個別の時点Ｎにおいてプロットされている。尚、図４（ａ）乃至（ｅ）のグラフは、縮尺が正確なものになってはおらず、これらは、本方法及び回路が動作する方式について十分に理解できるように、読者を助けるための視覚的なガイドとして含まれているものである。

まず、段階３０１において、デルタ−シグマＡＤＣ２０１への入力２０２を一定のＤＣレベルに保持している。例えば、これは、内部短絡または外部ＤＣ源を入力２０２に印加することによって実行可能である（図４（ａ）を参照されたい）。わかりやすくするべく、この方法３００の説明においては、図４（ａ）に示されているように、このＤＣ入力値が正であるものと仮定している。しかしながら、当業者には、いくつかの簡単な調節により、負またはゼロのＤＣ入力値にも本方法を同様に適用可能であることが明らかであろう。

決定レートにおいてサンプリングされた場合に、積分器２１３は、ＤＣ入力値を積分し、一定のスロープを具備する対応した増大するランプ（ｒａｍｐ）を生成する（例えば、図４（ｂ）の時間インターバル４０１を参照されたい）。積分器の出力２１４は、ＰＷＭ２１７の動作によって、サンプル間において上下に方向転換可能である。ＤＣ入力値は、積分器２１３の出力スロープを最適化するように選択されている。ＤＣ値が大きいほど、積分器の出力２１４は高速レートで増大することになり、ＤＣ値が小さいほど、積分器の出力２１４は、低速レートで増大することになる。あるいは、その代わりに、外部ＤＣ源が利用できない場合には、入力２０２をゼロ化または接地することも可能である。アナログ回路の特性により、入力２０２が接地されている場合にも、積分器２１３は、入力と積分器のオフセットに起因して、事実上、わずかな電圧を「観察」することになり、これは、積分器の出力２１４をランピングさせるのに十分なものである。外部ＤＣ源を使用する場合には、その値の選択は、入力と積分器のオフセットを反映したものにする必要がある。

段階３０３において、固定値を生成するように、フィードバックマッピング２１９を構成する。但し、積分器の出力２１４が閾値レベルを超過した場合には、積分器の出力２１４をファインＡＤＣ２０５のレンジの下端に（またはこれを超えるように）「リセット」する。この固定値により、積分器が線形でランピングすることになる。「リセット」により、積分器の出力２１４は、飽和に到達する前に、新たにランピングを開始することができる。閾値レベルＱ未満であるコースＡＤＣ２０３のすべての出力値により、ＰＷＭ２１７は固定値を生成することになる。この固定値は、通常、ゼロであるが、外部ＤＣ入力が利用できない場合には、大きな積分器のオフセットを反映させるようにこれを調節することも可能であろう。この固定値により、積分器の出力２１４は、ランピングを継続することができる。外部ＤＣ入力が利用可能ではなく、且つ、最良の利用可能な固定値によって過剰に高速のランプが生成される場合には、相対的に低速の平均ドリフトを生成する固定された値のパターンが使用可能である。この方法を使用する場合には、ランプ処理は、フィードバック値のパターンに合わせて調節するかまたはパターン内のそれぞれのステップに対応したランプを独立的に処理しなければならない。閾値レベルＱを上回るすべてのコースＡＤＣ２０３の出力値により、フィードバックマッピング２１９は、大きな値Ｒをフィードバックすることになる（図４（ｃ）及び図４（ｄ）を参照されたい）。この大きな値Ｒは、ＰＷＭ２１７の極性反転の後に大きな負の値Ｒのパルスとなり、この結果、大きな量だけ低減させることにより、積分器の出力２１３がリセットされることになる。

閾値レベルＱ及び値Ｒは、ファインＡＤＣ２０５の入力レンジの全体が試験されるように選択されている。閾値レベルＱは、ファインＡＤＣ２０５の入力レンジを超過するように十分大きなものである必要があり、負の値Ｒは、１つの決定サイクル内においてファインＡＤＣ２０５の入力レンジ未満に積分器の出力２１４を降下させるのに十分なほどに小さいものである必要がある。但し、コース及びファインＡＤＣの相対的なレンジに応じて、コースＡＤＣが閾値レベルＱを超過している程度に比例した量だけ、Ｒを調節するか、あるいは、コースＡＤＣの出力とは無関係に、閾値レベルＱを超過した場合に複数のサイクルにわたってＲをフィードバックする必要があろう。

一実施例においては、積分器の出力２１４のリセット及びランピング動作の実装に必要なものは、フィードバックマッピング２１９の変更のみである。通常、フィードバックマッピング２１９は、ルックアップテーブルによって実装されており、このルックアップテーブルが、それぞれのコースＡＤＣの出力コードを望ましいフィードバック値２２１に対してマッピングしている。閾値レベルＱは、Ｑを上回るすべてのコースＡＤＣの出力コードがＲにマッピングされるように、ルックアップテーブル内のエントリを変更することによって実装されている。ルックアップテーブル内の残りのエントリは、固定値にマッピングされている（通常は、ゼロである）。フィードバックマッピング２１９及びＰＷＭ２１７を実装する方法には、多数の異なるものが存在しており、従って、閾値の動作を実装する方法も多数のその他のものが存在している。

このフィードバック方式は、２つの目的に有用である。第１に、このフィードバックは、ランプを線形に維持している積分器のランピングフェーズ（図４（ｂ）のインターバル４０１）において一定である。第２に、積分器２１３が飽和せず、この結果、複数のランプの自動生成が可能であり、且つ、飽和と関連したアナログ問題が回避される。この方法は、正及び負の両方の積分器のドリフトに対して適合可能である。

代替実施例においては、ゼロに設定された状態にフィードバック値２２１を維持することにより、この反復的な積分器のランピングと同一の効果を実現することができる。代わりに、入力ＤＣ電圧が、正のＤＣ値を維持するのである（但し、積分器の出力２１４を「リセット」するべく、負にパルシングされる場合を除く）。この方法は、劣った方法であり、この理由の１つが、積分器の出力２１４を望ましい値に定期的に降下させるべく負にスイッチングする入力の頻度と長さを判定することが困難であるという点にある。入力を望ましい積分器の動作に対してマッチングさせるべく、多少の試行錯誤が必要となる。更には、入力のスイッチングのために、パルスを生成する能力を有する外部源が必要である。但し、これらの欠点にも拘わらず、これは、依然として実行可能な方法である。反復的な積分器のランピングを実現する別の方法は、フィードバックを介して負のパルスを定期的に生成する方法である。これは、パルスを生成する外部源を必要としないが、負のフィードバックパルスの許容可能な周期及び持続時間の決定を必要としている。

段階３０５に続くと、ファインＡＤＣ２０５からの出力サンプルの長いシーケンスを収集し、保存する。収集されたデータは、通常、多くの完全なランプサイクルに跨っている。積分器２１３の出力レンジは、通常、ファインＡＤＣ２０５の出力レンジを上回っているため、ファインＡＤＣ出力２２２は、積分器の出力２１４の最高または最低値において飽和する可能性が高い（図４（ｅ）を参照されたい）。この場合には、ファインＡＤＣ２０５からの出力サンプルは、負の飽和、増大するランプ（４０３、４０５）、正の飽和、そして、負の飽和に戻るステップまたは短いランプというパターンを辿ることになる。このパターンは、システムに対する入力、閾値Ｑ、及び大きな負の値Ｒが一定に保持されている限り、反復することになる。増大するランプ（４０３、４０５）において収集されるファインＡＤＣの出力値が、線形性の判定において対象となる値である。

最後に、段階３０７において、収集された出力データサンプルを処理することにより、ファインＡＤＣの総合的な非線形性を判定する。この処理は、ＭＡＴＬＡＢなどの数学的な演算ソフトウェアを使用して実行可能であり、これについては、更に詳しく後述する。

方法３００は、図１の内部ＡＤＣ１０７を試験するべく、容易に変更可能である。まず、閾値レベルＱを内部ＡＤＣ１０７の入力レンジの上端に増大させる必要がある。次いで、積分器の出力が下方にランピングする際に、積分器の出力が、再度上方にランピングする前に内部ＡＤＣ１０７の入力レンジの下端に降下するように、負の値Ｒを低下させるのである。この変更された方法は、図２のコースＡＤＣ２０３に対しても同様に適用可能である。

次に、図５を参照すれば、これは、収集されたファインＡＤＣ出力データサンプルの線形性を判定し、検出された非線形性を補正する方法５００のフローチャートである。尚、この方法５００は、内部ＡＤＣの総合的な非線形性を判定するのに使用可能な多数の方法の中の１つに過ぎないことに留意されたい。まず、段階５０１において、ファインＡＤＣ２０５の出力における負の飽和、ランピング、及び正の飽和というパターンを検出することにより、それぞれの完全なランプサイクルを分離している。ファインＡＤＣ２０５の出力の飽和が発生しない場合には、この代わりに、高／低分離閾値を使用することにより、それぞれのランプを分離することができる。ランプのそれぞれの端部から、選択された量のサンプルを破棄し、ファインＡＤＣ２０５のレンジの極値における雑音または歪に関係した誤差を除去することにより、それぞれの分離されたランプ（例えば、図４（ｅ）内の４０３、４０５）を低減することができる。次に、段階５０３において、それぞれの低減されたランプごとに、個別の最適な線形フィットを演算する。低減されたランプのサブレンジを使用して線形フィッティングを実行することにより、ランプの端部における非線形性の増大によって線形性がバイアスされることが回避され得る。

次いで、段階５０５において、ランプと線形フィット間の差を取得することにより、それぞれのサンプルの関数として個別の非線形性曲線を演算している。ＡＤＣの入力をｘとし、ファインＡＤＣの出力をｙとし、出力に対するファインＡＤＣの入力のマッピングをｙ＝ｆ（ｘ）＝ｘ＋Δ（ｘ）とする。ここで、Δは、非線形性を示す。非線形性を補正するには、ｘ≒ｇ（ｆ（ｘ））となるように、関数ｇを見出さなければならない。ｇがｇ（ｕ）＝ｕ−Δ（ｕ）と定義される場合には、ｇ（ｆ（ｘ））＝ｘ＋Δ（ｘ）−Δ（ｘ＋Δ（ｘ））である。Δが滑らかであり、且つ、Δ（ｘ）がｘに比べて小さい場合には、式Δ（ｘ＋Δ（ｘ））≒Δ（ｘ）である。これらの仮定は、いくつかのタイプの非線形性において真である。この論理に基づいて、段階５０６において、演算された非線形性をそれぞれのサンプルにおける対応する出力値と関連付け、これらのペアを収集する。

次いで、段階５０７において、収集された出力サンプル内のそれぞれのランプごとに段階５０１〜５０６を反復する。次いで、段階５０９において、それぞれの出力レベルに対応する非線形性値のすべてを一緒に平均化することにより、出力値の関数として平均非線形性曲線を生成する。次いで、段階５１１において、非線形性の補償を要する場合に、対応する出力値からそれぞれの出力値における平均非線形性を減算することにより、平均線形性補正曲線を生成する。最後に、段階５１３において、すべてのファインＡＤＣの出力コードを収集されたデータ内において表現することは不可能であることから、消失している出力コードにおいて平均線形性補正曲線を補間する。

この平均線形性補正曲線を演算する方法５００は、多数の可能な技法の中の１つである。第２の方法は、ランプをアライメント及び平均化した後に、平均ランプの非線形性を演算する方法である。この技法は、ランプレートの変化の影響を受けやすく、それは十分に制御できない可能性があろう。第３の方法は、曲線の組を平均化する方法であり、この場合に、それぞれの曲線は、入力及び利用可能な出力サンプルの線形モデルを使用した出力の微細な粒度の補間に基づいた入力から出力への線形マッピングの逆数の推定値である。この技法の場合には、必要とされる仮定が第１の方法と比べて少ないが、雑音の影響を受けやすい。

ファインＡＤＣ２０５の正確な特徴判定を実行するには、その出力コードの大部分をカバーするべく十分なデータを、十分に雑音を抑制した状態で収集しなければならない。積分器の出力２１４のランプレートを低減して１つのランプ当たりに多くのファインＡＤＣサンプルを収集することにより、多くのデータを収集することが可能である。また、収集するランプの数を増大することも可能である。ランプレートは、一般に、外部ＤＣ入力が微細チューニング可能である場合にのみ、調節可能である。反復的なランピングパターンにより、拡張された期間にわたってサンプルを収集することが可能である。この処理は、負の積分器のドリフトを反映させるべく調節することが可能である。ＰＷＭ２１７が非ゼロ復帰方式を使用している場合には、前述の処理によってそれぞれのランプを交互に変化するフィールドに分割し、これらのフィールドを独立的に処理して交互に変化する注入電流に関係した誤差を回避しなければならない。

内部ＡＤＣ内において非線形性を検出した後に、いくつかの設計においては、根問題の解決が不可能であるかまたは非現実的である場合がある。このような状況においては、内部ＡＤＣが生成するべきであった正しい線形値を生成するルックアップテーブルを追加することにより、非線形性を補正することができる。図６は、内部ＡＤＣ内の非線形性を補正する回路６０１の一実施例を示している。回路６０１は、図２のデルタ−シグマＡＤＣ２０１に類似しているが、ファインＡＤＣ２０５とマージメカニズム２０９間に挿入されたルックアップテーブル６０３が追加されている。ファインＡＤＣ２０５の出力２２２（これは、誤った非線形値である）が、ルックアップテーブル６０３に対するインデックス値となっている。ルックアップテーブル６０３は、マージメカニズム２０９によるコースＡＤＣ出力との再合成の前にファインＡＤＣの非線形性を補正するべく、それぞれのファインＡＤＣの出力値２２２を置換する正しい値を供給している。回路の残りの部分は、前述のとおりに動作する。ルックアップテーブルのエントリは、方法５００からの平均化された線形性補正曲線の値である。デルタ−シグマＡＤＣ５０１の通常の動作の際には、それぞれのファインＡＤＣ出力値２２２は、コースＡＤＣ出力２２１とマージされる前に、ルックアップテーブル６０３からの適切な補正済みの値によって置換される。コースＡＤＣ２０３の後に（且つ、ＰＷＭ入力及びマージメカニズム２０９の前に）挿入されたルックアップテーブルを使用することにより、同一の方法を使用して、コースＡＤＣの出力２２１の非線形性を補正することも可能である。内部ＡＤＣ１０７の出力を同様に補正することも可能である。

以上、特定の実施例を参照し、本発明について詳細に説明したが、当業者であれば、添付の請求項の精神及び範囲を逸脱することなしに、様々な変更及び機能拡張が実施可能であることを理解するであろう。

従来技術によるデルタ−シグマＡＤＣを示す図である。 従来技術によるカスケード接続されたデルタ−シグマＡＤＣを示す図である。 デルタ−シグマＡＤＣの内部ＡＤＣの非線形性を判定する方法を示すフローチャートである。 （ａ）乃至（ｅ）は、図３の方法によって試験された際の図２のデルタ−シグマＡＤＣ内の様々なポイントのグラフを示す。 内部ＡＤＣの総合的な非線形性を判定し、この非線形性を補正する方法を示すフローチャートである。 非線形性が補正された内部ＡＤＣを具備したデルタ−シグマＡＤＣを示す図である。

符号の説明

６０１ 回路
６０３ ルックアップテーブル

Claims (19)

1. 印加されたアナログ入力信号をそのデジタル表現に変換する回路を試験する方法において、
   （ａ）一定のＤＣ値を前記入力信号として印加する段階と、
   （ｂ）前記一定のＤＣ値とフィードバック信号の合計を求める段階と、
   （ｃ）前記（ｂ）の段階で見出された前記合計を積分する段階と、
   （ｄ）前記（ｃ）の段階で見出された前記積分された合計を含む第１デジタル近似を生成する段階と、
   （ｅ）前記フィードバック信号を生成する段階であって、前記フィードバック信号により、前記積分された合計のランピングが実現される段階と、
   を有することを特徴とする方法。
2. 前記一定のＤＣ値は、前記（ｅ）の段階における前記ランピングのレートを調節するよう選択されることを特徴とする、請求項１に記載の方法。
3. 前記フィードバック信号を生成する段階は、前記（ｅ）の段階における前記ランピングのリセットを含むことを特徴とする、請求項１に記載の方法。
4. 前記（ｅ）の段階で前記フィードバック信号を生成する段階は、
   前記第１デジタル近似が閾値レベルを下回っている場合に、前記フィードバック信号を第１値に設定する段階と、
   前記第１デジタル近似が前記閾値レベルを上回っている場合に、前記フィードバック信号を第２値に設定する段階と、
   を含むことを特徴とする、請求項３に記載の方法。
5. （ｆ）前記第１デジタル近似の特徴を判定する段階を更に有することを特徴とする、請求項１に記載の方法。
6. 前記第１デジタル近似の特徴を判定する段階は、前記第１デジタル近似の線形性を判定する段階を含むことを特徴とする、請求項５に記載の方法。
7. 前記第１デジタル近似の前記線形性を判定する段階は、
   （ｇ）前記第１デジタル近似内のそれぞれのランプごとに線形フィットを判定する段階と、
   （ｈ）それぞれのランプとその対応する線形フィット間の差を算出することにより、非線形性曲線を生成する段階と、
   （ｉ）前記（ｈ）の段階において見出された前記非線形性曲線を平均化することにより、前記第１デジタル近似の第１平均非線形性曲線を生成する段階と、
   を含むことを特徴とする、請求項６に記載の方法。
8. 前記第１デジタル近似の第１補正値を算出する段階と、
   前記第１補正値をメモリ内に保存する段階と、
   前記第１デジタル近似を前記第１補正値によって置換する段階と、
   を更に有することを特徴とする、請求項７に記載の方法。
9. 前記第１補正値は、前記第１デジタル近似から前記平均非線形性曲線を減算することによって生成されることを特徴とする、請求項８に記載の方法。
10. 前記（ｃ）の段階において見出された前記積分された合計を含む第２デジタル近似を生成する段階と、
    前記第２デジタル近似の特徴を判定する段階と、
    を更に有することを特徴とする、請求項１に記載の方法。
11. 前記第２デジタル近似の特徴を判定する段階は、前記第２デジタル近似の線形性を判定する段階を含むことを特徴とする、請求項１０に記載の方法。
12. 前記第２デジタル近似の特徴を判定する段階は、
    （ｊ）前記第２デジタル近似内のそれぞれのランプごとに線形フィットを判定する段階と、
    （ｋ）それぞれのランプとその対応する線形フィット間の差を算出することにより、非線形性曲線を生成する段階と、
    （ｌ）前記（ｋ）の段階において見出された前記非線形性曲線を平均化することにより、第２平均非線形性曲線を生成する段階と、
    を含むことを特徴とする、請求項１１に記載の方法。
13. 前記第２デジタル近似の第２補正値を算出する段階と、
    前記第２補正値をメモリ内に保存する段階と、
    前記第２デジタル近似を前記第２補正値によって置換する段階と、
    を更に有することを特徴とする、請求項１２に記載の方法。
14. 一定のＤＣ入力値を印加する段階は、前記入力をゼロ化する段階を含むことを特徴とする、請求項１に記載の方法。
15. 前記フィードバック信号を固定値に設定する段階と、
    前記一定のＤＣ値を変更することにより、前記積分された合計の前記ランピングをリセットする段階と、
    を更に有することを特徴とする、請求項１に記載の方法。
16. 印加されたアナログ入力信号をそのデジタル表現に変換するデルタ−シグマＡＤＣ内の内部ＡＤＣの特徴を判定する方法において、
    一定のＤＣ入力と可変値の合計を積分することにより、ランプを生成する段階と、
    前記ランプを第１入力レンジを具備した第１内部ＡＤＣに対して印加する段階と、
    前記ランプの第１デジタル近似を生成する段階と、
    前記可変値をスイッチングすることにより、前記ランプを前記第１入力レンジの一端にリセットする段階と、
    を有することを特徴とする方法。
17. 前記可変値は、２つの可能な値の間で切り替えられることを特徴とする、請求項１６に記載の方法。
18. 前記第１デジタル近似の量子化に起因した誤差を判定する段階と、
    前記誤差を第２内部ＡＤＣに対して印加する段階と、
    前記誤差の第２デジタル近似を生成する段階と、
    を更に有することを特徴とする、請求項１６に記載の方法。
19. 前記第１及び第２デジタル近似の中の少なくとも１つの線形性が判定されることを特徴とする、請求項１８に記載の方法。

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