JP2570231B2 - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JP2570231B2 JP2570231B2 JP62207546A JP20754687A JP2570231B2 JP 2570231 B2 JP2570231 B2 JP 2570231B2 JP 62207546 A JP62207546 A JP 62207546A JP 20754687 A JP20754687 A JP 20754687A JP 2570231 B2 JP2570231 B2 JP 2570231B2
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Description
【発明の詳細な説明】 《発明の分野》 この発明は、A/D変換装置に関し、特にデルタパルス
幅変調方式によるA/D変換装置に関する。
幅変調方式によるA/D変換装置に関する。
《発明の概要》 本発明は、デルタパルス幅変調方式によるA/D変換装
置の積分器の基準電圧をアナログの入力電圧に等しくな
るように調整したため、その積分器の出力電圧は入力電
圧に追随するように変化する。このため入力応答性が優
れ、分解能の高いA/D変換装置である。
置の積分器の基準電圧をアナログの入力電圧に等しくな
るように調整したため、その積分器の出力電圧は入力電
圧に追随するように変化する。このため入力応答性が優
れ、分解能の高いA/D変換装置である。
《従来技術とその問題点》 従来のデルタパルス幅変調方式によるA/D変換装置
は、第４図に示されるように、コンパレータ1,D型フリ
ップフロップ２（以下「DFF」という）および積分器３
を含んで構成されている。
は、第４図に示されるように、コンパレータ1,D型フリ
ップフロップ２（以下「DFF」という）および積分器３
を含んで構成されている。
すなわち、アナログの入力電圧Ｖχは、コンパレータ
１の反転入力端子に入力されるようになっているととも
に、電源Ｅの電圧VRが印加される積分器３の出力電圧Vi
ntが非反転入力端子に入力されるようになっている。
１の反転入力端子に入力されるようになっているととも
に、電源Ｅの電圧VRが印加される積分器３の出力電圧Vi
ntが非反転入力端子に入力されるようになっている。
また、DFF2には、上記コンパレータ１の出力信号が端
子Ｄに入力されるようになっているとともに、クロック
信号が端子CPに入力されるようになっている。さらに、
DFF2の出力Ｑおよびにより、上記積分器３に電源Ｅか
ら電圧VRを印加するスイッチS1が操作され、または放電
するためのスイッチS2が操作されるようになっている。
子Ｄに入力されるようになっているとともに、クロック
信号が端子CPに入力されるようになっている。さらに、
DFF2の出力Ｑおよびにより、上記積分器３に電源Ｅか
ら電圧VRを印加するスイッチS1が操作され、または放電
するためのスイッチS2が操作されるようになっている。
したがって、積分器３の出力電圧Vintが入力電圧Vxよ
り高くなると、コンパレータ１の出力は“1"となり、こ
のためDFF2の出力Ｑは“1"となる。この出力Ｑが“1"に
なることによりスイッチS2がオンとなりコンデンサＣの
電荷は放電し、出力電圧Vintが入力電圧Ｖχより低くな
ると、コンパレータ１は反転し、コンパレータ１の出力
は“0"となる。このとき、DFF2の出力が“1"となるの
でスイッチS1がオンとなり、コンデンサＣは充電される
とともに、出力電圧Vintは上昇する。
り高くなると、コンパレータ１の出力は“1"となり、こ
のためDFF2の出力Ｑは“1"となる。この出力Ｑが“1"に
なることによりスイッチS2がオンとなりコンデンサＣの
電荷は放電し、出力電圧Vintが入力電圧Ｖχより低くな
ると、コンパレータ１は反転し、コンパレータ１の出力
は“0"となる。このとき、DFF2の出力が“1"となるの
でスイッチS1がオンとなり、コンデンサＣは充電される
とともに、出力電圧Vintは上昇する。
以上の動作を繰り返すことにより、積分器３の出力電
圧Vintは入力電圧Vxの近くで上下することになり、結局
出力電圧Vintの平均値は入力電圧Vxに等しくなる。
圧Vintは入力電圧Vxの近くで上下することになり、結局
出力電圧Vintの平均値は入力電圧Vxに等しくなる。
また、コンパレータ１の出力はクロック信号に周期さ
せて保持されることにより、DFF2の出力Ｑが“1"になっ
ている期間、すなわちスイッチS1またはS2がオンになっ
ている期間がクロック信号の周期の整数倍になる。
せて保持されることにより、DFF2の出力Ｑが“1"になっ
ている期間、すなわちスイッチS1またはS2がオンになっ
ている期間がクロック信号の周期の整数倍になる。
このため、入力電圧Vxの１変換時間内のクロック信号
の数をＮとし、その期間内にスイッチS1のオンの回数を
ｎχとすると、このｎχは電圧VRを含む下式によって表
わすことができる。
の数をＮとし、その期間内にスイッチS1のオンの回数を
ｎχとすると、このｎχは電圧VRを含む下式によって表
わすことができる。
したがって、アナログの入力電圧Ｖχはデジタル値の
ｎχで示されることとなり、A/D変換が行なわれる。
ｎχで示されることとなり、A/D変換が行なわれる。
上述のデルタパルス幅変調方式のA/D変換装置は、ア
ナログ回路が簡単であり、また積分器３中の抵抗R,コン
デンサＣあるいはクロック周期の変動が誤差とならない
特長を有している。
ナログ回路が簡単であり、また積分器３中の抵抗R,コン
デンサＣあるいはクロック周期の変動が誤差とならない
特長を有している。
しかしながら、入力電圧Ｖχが変化した場合、コンパ
レータ１の反転入力端子と非反転入力端子に印加される
電圧がほぼ一致するまでは、正常な変換ができず誤差を
生ずるという問題点があった。
レータ１の反転入力端子と非反転入力端子に印加される
電圧がほぼ一致するまでは、正常な変換ができず誤差を
生ずるという問題点があった。
これを第5,6図を基にさらに説明すると、第５図で
は、入力電圧Ｖχがサインカーブを描いて変化している
ときであって、このときは積分器３の出力電圧Vintは で立ち下がり（ΔVint ） で立ち上がり（ΔVint ）で変化するので、両電圧間で
はVeで示すような大きな差を有する部分がある。
は、入力電圧Ｖχがサインカーブを描いて変化している
ときであって、このときは積分器３の出力電圧Vintは で立ち下がり（ΔVint ） で立ち上がり（ΔVint ）で変化するので、両電圧間で
はVeで示すような大きな差を有する部分がある。
一方、第６図には、入力電圧Ｖχがステップ状に上方
へ変化した場合であり、積分器３の出力電圧Vintが入力
電圧Ｖχにほぼ達するまでのCR時定数により求められる
所定の時間（不平衡時間） 正常な変換ができないという問題点がある。
へ変化した場合であり、積分器３の出力電圧Vintが入力
電圧Ｖχにほぼ達するまでのCR時定数により求められる
所定の時間（不平衡時間） 正常な変換ができないという問題点がある。
今、この第６図の場合を例にとり、上記不平衡時間tb
による誤差を解析すると次のようになる。
による誤差を解析すると次のようになる。
まず、上記不平衡時間tbが０の場合、すなわち誤差の
ない理想的な変化の場合の変換データの電圧DVχは、当
初の入力電圧Ｖχを5Vでその入力時間n1を200msecと
し、また当初の入力電圧Ｖχより立ち上がった電圧△Ｖ
を1Vとしてその入力時間n2を300msecとすると、上記電
圧DVχは下式によって求められる。
ない理想的な変化の場合の変換データの電圧DVχは、当
初の入力電圧Ｖχを5Vでその入力時間n1を200msecと
し、また当初の入力電圧Ｖχより立ち上がった電圧△Ｖ
を1Vとしてその入力時間n2を300msecとすると、上記電
圧DVχは下式によって求められる。
これに対し不平衡時間tbを含む場合の変換データの電
圧DVχは下式によって求められる。
圧DVχは下式によって求められる。
式１より ここで変換周期中のS1オン回数n2は したがって 上式において、変換クロック周波数ｆを20KHzとする
と、Ｎはf/（n1＋n2）で求められる変換周期中の総クロ
ック数。またＣ＝10μf,R＝10KΩとすると上記不平衡時
間tbは近似的にｔ＝CRとなる。したがって、上記の式に
数値をあてはめると下式のようになる。
と、Ｎはf/（n1＋n2）で求められる変換周期中の総クロ
ック数。またＣ＝10μf,R＝10KΩとすると上記不平衡時
間tbは近似的にｔ＝CRとなる。したがって、上記の式に
数値をあてはめると下式のようになる。
以上の式から明らかなように、不平衡時間tbを含むと
変換データの出力電圧に誤差が生ずることがわかる。
変換データの出力電圧に誤差が生ずることがわかる。
《発明の目的》 本発明は、上記問題点に鑑みてなされたものであっ
て、変換誤差の小さいデルタパルス幅変換方式のA/D変
換装置を提供することを目的とする。
て、変換誤差の小さいデルタパルス幅変換方式のA/D変
換装置を提供することを目的とする。
《発明の構成と効果》 本発明は、上記目的を達成するために、アナログの入
力電圧とオペアンプを有する積分器の出力電圧が入力さ
れるコンパレータと、上記コンパレータの出力信号とク
ロック信号とを入力して動作するフリップフロップ手段
とを含んで構成されるパルス幅変調方式のA/D変換装置
において、 一側が上記積分器への基準電圧供給電源に接続され、
上記コンパレータへの入力電圧が積分器の出力電圧より
大きいときに上記フリップフロップ手段から出力される
信号でオンされる第１のスイッチと、 一側が接地され、上記コンパレータへの入力電圧より
積分器の出力電圧が大きいときに上記フリップフロップ
手段から出力される信号でオンされる第２のスイッチ
と、を有し、 上記オペアンプは、 その出力側は上記コンパレータの非反転入力端子に接
続されるとともに非反転入力側は上記コンパレータの反
転入力側に接続され、さらに反転入力側はコンデンサを
介してその出力側に接地されているとともに該コンデン
サと直列に接続された抵抗を介して上記第１のスイッチ
および第２のスイッチに接続されている ことを特徴とする。
力電圧とオペアンプを有する積分器の出力電圧が入力さ
れるコンパレータと、上記コンパレータの出力信号とク
ロック信号とを入力して動作するフリップフロップ手段
とを含んで構成されるパルス幅変調方式のA/D変換装置
において、 一側が上記積分器への基準電圧供給電源に接続され、
上記コンパレータへの入力電圧が積分器の出力電圧より
大きいときに上記フリップフロップ手段から出力される
信号でオンされる第１のスイッチと、 一側が接地され、上記コンパレータへの入力電圧より
積分器の出力電圧が大きいときに上記フリップフロップ
手段から出力される信号でオンされる第２のスイッチ
と、を有し、 上記オペアンプは、 その出力側は上記コンパレータの非反転入力端子に接
続されるとともに非反転入力側は上記コンパレータの反
転入力側に接続され、さらに反転入力側はコンデンサを
介してその出力側に接地されているとともに該コンデン
サと直列に接続された抵抗を介して上記第１のスイッチ
および第２のスイッチに接続されている ことを特徴とする。
本発明は、上記構成により入力電圧に積分器の基準電
圧が等しくなるため入力電圧に積分器の出力電圧が追
随、このため応答性の優れた、誤差の少ないA/D変換装
置とすることができる。
圧が等しくなるため入力電圧に積分器の出力電圧が追
随、このため応答性の優れた、誤差の少ないA/D変換装
置とすることができる。
《実施例の説明》 以下、図示の実施例を基に説明する。なお、上記従来
例と同一構成要素には同一符号を付して説明する。
例と同一構成要素には同一符号を付して説明する。
第１図は本発明に係るデルタパルス変調方式のA/D変
換装置のブロック構成図であって、１はコンパレータで
あり、その反転入力端子にアナログの入力電圧Ｖχが入
力されるようになっているとともに、非反転入力端子に
後述の積分器の出力電圧が入力されるようになってい
る。
換装置のブロック構成図であって、１はコンパレータで
あり、その反転入力端子にアナログの入力電圧Ｖχが入
力されるようになっているとともに、非反転入力端子に
後述の積分器の出力電圧が入力されるようになってい
る。
また、２はＤ型フリップフロップ（DFF）であって、
上記コンパレータ１の出力（“1"または“0"）が端子Ｄ
に入力されるようになっているとともに、商用電源の整
数倍の周期を有するクロック信号が端子CPに入力される
ようになっている。
上記コンパレータ１の出力（“1"または“0"）が端子Ｄ
に入力されるようになっているとともに、商用電源の整
数倍の周期を有するクロック信号が端子CPに入力される
ようになっている。
さらに、３はOPアンプ４を有する積分器であって、そ
のOPアンプ４の出力側はコンパレータ１の非反転入力端
子へ接続されており、他方、OPアンプ４の非反転入力側
はコンパレータ１の反転入力端子へ、すなわち入力電圧
Ｖχが入力されるようになっている。また反転入力側は
コンデンサＣを介してOPアンプ４の出力側と接続されて
いるとともに、抵抗Ｒを介して電源Ｅ側に、すなわち積
分器３の基準電圧Va接続されている。したがって、この
OPアンプ４は、入力電圧Ｖχと基準電圧Vaを等しくする
ように作用する電圧等価手段となる。
のOPアンプ４の出力側はコンパレータ１の非反転入力端
子へ接続されており、他方、OPアンプ４の非反転入力側
はコンパレータ１の反転入力端子へ、すなわち入力電圧
Ｖχが入力されるようになっている。また反転入力側は
コンデンサＣを介してOPアンプ４の出力側と接続されて
いるとともに、抵抗Ｒを介して電源Ｅ側に、すなわち積
分器３の基準電圧Va接続されている。したがって、この
OPアンプ４は、入力電圧Ｖχと基準電圧Vaを等しくする
ように作用する電圧等価手段となる。
図中S1は、DFF2の出力により操作されるスイッチで
電源Ｅの電圧VRを積分器３へ印加し、またS2はDFF2のＱ
出力により操作されるスイッチで積分器３のコンデンサ
Ｃの電荷を放電するようになっている。
電源Ｅの電圧VRを積分器３へ印加し、またS2はDFF2のＱ
出力により操作されるスイッチで積分器３のコンデンサ
Ｃの電荷を放電するようになっている。
上述のように構成される本実施例においては、積分器
３の出力電圧Vintが入力電圧Ｖχより高くなると、コン
パレータ１の出力は“1"となり、このためDFF2の出力Ｑ
は“1"となる。この出力Ｑが“1"になることにより、ス
イッチS2がオンとなりコンデンサＣの電荷は放電し、出
力電圧Vintが入力電圧Ｖχより低くなると、コンパレー
タ１は反転し、コンパレータ１の出力は“0"となる。こ
のとき、DFF2の出力が“1"となるのでスイッチS1がオ
ンとなり、コンデンサＣは充電されるとともに出力電圧
Vintは上昇する。
３の出力電圧Vintが入力電圧Ｖχより高くなると、コン
パレータ１の出力は“1"となり、このためDFF2の出力Ｑ
は“1"となる。この出力Ｑが“1"になることにより、ス
イッチS2がオンとなりコンデンサＣの電荷は放電し、出
力電圧Vintが入力電圧Ｖχより低くなると、コンパレー
タ１は反転し、コンパレータ１の出力は“0"となる。こ
のとき、DFF2の出力が“1"となるのでスイッチS1がオ
ンとなり、コンデンサＣは充電されるとともに出力電圧
Vintは上昇する。
ところでこの出力電圧Vintは入力電圧Ｖχに追従して
変化する。これはOPアプ４の非反転入力端子に入力され
ている入力電圧Ｖχが変化しても、OPアンプ４の出力電
圧Vintが反転入力電圧（積分器３の基準電圧Va）と入力
電圧Ｖχをイマジナリショートを成立させるように動作
し、基準電圧Vaが入力電圧Ｖχに等しくなるためであ
る。
変化する。これはOPアプ４の非反転入力端子に入力され
ている入力電圧Ｖχが変化しても、OPアンプ４の出力電
圧Vintが反転入力電圧（積分器３の基準電圧Va）と入力
電圧Ｖχをイマジナリショートを成立させるように動作
し、基準電圧Vaが入力電圧Ｖχに等しくなるためであ
る。
したがって、例えば第２図に示すように入力電圧Ｖχ
がサインカーブを描いて変化する場合、積分器３の出力
電圧Vintが入力電圧Ｖχに追従して細かく変化するよう
になる。また、第３図に示すように入力電圧Ｖχがステ
ップ状に変化する場合であっても、上記ステップに追従
して積分器３の出力電圧Vintが変化するため、不平衡時
間tbを小さくすることができる。
がサインカーブを描いて変化する場合、積分器３の出力
電圧Vintが入力電圧Ｖχに追従して細かく変化するよう
になる。また、第３図に示すように入力電圧Ｖχがステ
ップ状に変化する場合であっても、上記ステップに追従
して積分器３の出力電圧Vintが変化するため、不平衡時
間tbを小さくすることができる。
したがって、コンパレータは入力後速やかに切替えら
れるので、応答性が優れ、また誤差の小さいA/D変換装
置とすることができる効果がある。
れるので、応答性が優れ、また誤差の小さいA/D変換装
置とすることができる効果がある。
さらに変換周期を商用電源の整数倍とすることによ
り、入力電圧にこの電源から周期的なノイズが重畳され
た場合でも、相殺することができる効果がある。
り、入力電圧にこの電源から周期的なノイズが重畳され
た場合でも、相殺することができる効果がある。
第１図は本発明に係るA/D変換装置の一実施例の構成を
示すブロック図、第2,3図は本発明装置による入力電
圧，積分器の出力電圧およびDFFの関係を示す波形図、
第４図は従来のA/D変換装置の構成を示すブロック図、
第5,6図は従来の装置の入力電圧，積分器の出力電圧お
よびDFFの関係を示す波形図である。 １……コンパレータ ２……Ｄ型フリップフロップ（DFF） ３……積分器 ４……OPアンプ（電圧等価手段）
示すブロック図、第2,3図は本発明装置による入力電
圧，積分器の出力電圧およびDFFの関係を示す波形図、
第４図は従来のA/D変換装置の構成を示すブロック図、
第5,6図は従来の装置の入力電圧，積分器の出力電圧お
よびDFFの関係を示す波形図である。 １……コンパレータ ２……Ｄ型フリップフロップ（DFF） ３……積分器 ４……OPアンプ（電圧等価手段）
Claims (1)
- 【請求項１】アナログの入力電圧とオペアンプを有する
積分器の出力電圧が入力されるとコンパレータと、上記
コンパレータの出力信号とクロック信号とを入力して動
作するフリップフロップ手段とを含んで構成されるパル
ス幅変調方式のA/D変換装置において、 一側が上記積分器への基準電圧供給電源に接続され、上
記コンパレータへの入力電圧が積分器の出力電圧より大
きいときに上記フリップフロップ手段から出力される信
号でオンされる第１のスイッチと、 一側が接地され、上記コンパレータへの入力電圧より積
分器の出力電圧が大きいときに上記フリップフロップ手
段から出力される信号でオンされる第２のスイッチと、 を有し、 上記オペアンプは、 その出力側は上記コンパレータの非反転入力端子に接続
されるとともに非反転入力側は上記コンパレータの反転
入力側に接続され、さらに反転入力側はコンデンサを介
してその出力側に接続されているとともに該コンデンサ
と直列に接続された抵抗を介して上記第１のスイッチお
よび第２のスイッチに接続されている ことを特徴とするA/D変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62207546A JP2570231B2 (ja) | 1987-08-21 | 1987-08-21 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62207546A JP2570231B2 (ja) | 1987-08-21 | 1987-08-21 | Ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6450625A JPS6450625A (en) | 1989-02-27 |
| JP2570231B2 true JP2570231B2 (ja) | 1997-01-08 |
Family
ID=16541523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62207546A Expired - Fee Related JP2570231B2 (ja) | 1987-08-21 | 1987-08-21 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570231B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58191548A (ja) * | 1982-05-06 | 1983-11-08 | Sony Corp | デルタ変調変換方式 |
-
1987
- 1987-08-21 JP JP62207546A patent/JP2570231B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6450625A (en) | 1989-02-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |