JP2015084487A

JP2015084487A - 受信回路

Info

Publication number: JP2015084487A
Application number: JP2013222353A
Authority: JP
Inventors: 崇之柴▲崎▼; Takayuki Shibazaki
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-10-25
Filing date: 2013-10-25
Publication date: 2015-04-30
Anticipated expiration: 2033-10-25
Also published as: JP6171843B2; US20150117579A1; US9166771B2

Abstract

【課題】回路面積の増大を抑制する。
【解決手段】
比較部３は第１サンプリングタイミングで、等化処理部２の出力データ信号を３つの閾値と比較して比較結果Ｄ_N，Ｄ_P，ＥＲＲを出力し、選択部５は比較結果Ｄ_N，Ｄ_Pの何れかを、第１サンプリングタイミングの前の第２サンプリングタイミングでのデータ判定結果Ｄ_oに基づき選択しデータ判定結果Ｄ_oを更新し、位相検出部６は選択されなかった比較結果Ｄ_N，Ｄ_Pに基づき位相情報ＵＰ／ＤＮを検出し、位相調整部８は位相情報ＵＰ／ＤＮに基づきサンプリングクロックＣＬＫ_Sの位相を調整し、調整部９は出力データ信号の振幅に基づき、第１及び第２の閾値を調整、または出力データ信号に対し第１の値を加算／減算し、第３の閾値を第１または第２の閾値に基づいて設定し、第３の閾値による比較結果ＥＲＲに基づき等化処理部２での等化結果を検出し、等化結果に基づき等化処理部２の等化係数Ｃ_EQを調整する。
【選択図】図１

Description

本発明は、受信回路に関する。

近年、情報処理装置の性能向上に伴い、装置内外で送受信されるデータ信号のデータレートが高速化されてきている。
データ信号の受信回路ではサンプリングクロックに合わせたタイミングでデータ信号の振幅レベルを判定し、その判定結果に基づいてデータの再生が行われる。データレートが高速化すると、データ信号とサンプリングクロックとの間で生じた僅かな位相のずれがデータ検出精度に影響してしまう。そこで、こうした位相のずれを検出してデータ信号の位相にサンプリングクロックの位相を同期させるトラッキングＣＤＲ（Clock and Data Recovery）と呼ばれる技術が利用される。トラッキングＣＤＲには、１ビットのデータに対して２回のサンプリングを行う２ｘトラッキングＣＤＲと呼ばれる技術や、１ビットのデータに対して１回のサンプリングを行うボーレート（Baud rate）トラッキングＣＤＲと呼ばれる技術がある。

ボーレートトラッキングＣＤＲは、隣接するサンプリングタイミングにおけるデータ信号を、データ判定用の閾値及び位相検出用の２つの閾値の計３つの閾値と比較して、データ信号に対するサンプリングクロックの位相のずれを検出する。そのため、データ信号と閾値とを比較する３つの比較器が用いられる。

また、受信回路では、受信したデータ信号を補償することで受信感度の劣化を抑制する等化回路が用いられている。等化回路の１つとして、出力データが０か１かを判定してその結果をフィードバックして用いることで、入力されるノイズの増幅を抑制する判定帰還等化回路（ＤＦＥ：Decision Feedback Equalizer）がある。さらに、ＤＦＥの動作速度を高速化する手法として、投機型ＤＦＥ（Speculative DFE）がある。投機型ＤＦＥでは、フィードバックされるデータが０のときと１のときの全てのデータパターンでの等化処理が事前に行われる。そして、データがフィードバックされてきたらそのデータに相当する等化結果が選択され、出力される。これによって、フィードバックループの処理が削減され高速化が実現される。投機型ＤＦＥでは、データが０か１か判定するために比較器が用いられる。タップ数がＮのときには、比較器の数は２^Nとなる。

国際公開第２００８／０３２４９２号国際公開第２０１０／１５０６２４号特開２００８−３０１３３７号公報

受信回路に上記のようなボーレートトラッキングＣＤＲと投機型ＤＦＥを用いると、比較器の数が増え、回路面積が大きくなってしまう。

発明の一観点によれば、入力データ信号に対して等化処理を行う等化処理部と、第１のサンプリングタイミングで、前記等化処理部の出力データ信号を、第１の閾値、第２の閾値及び、第３の閾値と比較して、第１の比較結果、第２の比較結果及び第３の比較結果を出力する比較部と、前記第１の比較結果または前記第２の比較結果の何れかを、前記第１のサンプリングタイミングの前の第２のサンプリングタイミングにおけるデータ判定結果に基づき選択し、前記データ判定結果を更新する選択部と、前記選択部で選択されなかった前記第１の比較結果または前記第２の比較結果に基づき、位相情報を検出する位相検出部と、前記位相検出部で検出された前記位相情報に基づき、サンプリングクロックの位相を調整する位相調整部と、前記出力データ信号の振幅に基づき、前記第１の閾値及び前記第２の閾値を調整、または前記出力データ信号に対し第１の値を加算または減算し、前記第３の閾値を前記第１の閾値または前記第２の閾値に基づいて設定し、設定した前記第３の閾値による前記第３の比較結果に基づき、前記等化処理部での等化結果を検出し、検出した前記等化結果に基づき前記等化処理部の等化係数を調整する調整部と、を有する受信回路が提供される。

開示の受信回路によれば、回路面積の増大を抑制できる。

第１の実施の形態の受信回路の一例を示す図である。選択部の一例を示す図である。ＤＦＥ用の２つの閾値の調整例を示す図である。データ判定処理、位相検出処理及び位相調整処理の一例を説明する図である。位相検出のアルゴリズムの例を示す図である。エラー検出用の閾値の一例を示す図である。等化レベルが低いときの等化処理部の出力データ信号の例を示す図である。等化レベルの最適化後の等化処理部の出力データ信号の例を示す図である。位相調整及び等化レベル最適化後の選択部の出力信号の例をアナログ波形として示した図である。第２の実施の形態の受信回路の一例を示す図である。第２の実施の形態の受信回路におけるＤＦＥ用の閾値の設定例を示す図である。位相検出のアルゴリズムの例を示す図である。第２の実施の形態の受信回路における選択部の一例を示す図である。第３の実施の形態の受信回路の一例を示す図である。第４の実施の形態の受信回路の一例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の受信回路の一例を示す図である。

受信回路１は、１タップ投機型ＤＦＥとボーレートトラッキングＣＤＲの機能を有しており、等化処理部２、比較部３、デマルチプレクサ（以下ＤＭＸと表記する）４、選択部５、位相検出部６、フィルタ７、位相調整部８、調整部９を有している。

等化処理部２は、入力データ信号Ｄ_iに対して等化処理を行う。
比較部３は、等化処理部２の出力データ信号を、あるサンプリングタイミングで３つの閾値と比較し、その比較結果を出力する。比較部３は、３つの比較器３−１，３−２，３−３を有している。比較器３−１は、等化処理部２の出力データ信号を、ＤＦＥ用の第１の閾値と比較して、その比較結果Ｄ_Nを出力する。比較器３−２は、等化処理部２の出力データ信号を、ＤＦＥ用の第２の閾値と比較して、その比較結果Ｄ_Pを出力する。第１の実施の形態の受信回路１では、第２の閾値は、第１の閾値よりも大きい。比較器３−３は、等化処理部２の出力データ信号を、エラー検出用の閾値と比較して、その比較結果ＥＲＲを出力する。

ＤＭＸ４は、１ビットの比較結果ＥＲＲ，Ｄ_P，Ｄ_Nをｎビットに逆多重化し、比較結果ＥＲＲを調整部９に供給し、比較結果Ｄ_P，Ｄ_Nを選択部５及び位相検出部６に供給する。
選択部５は、比較結果Ｄ_N，Ｄ_Pの何れかを、比較部３でのサンプリングタイミングの１つ前のサンプリングタイミングにおけるデータ判定結果に基づき選択し、データ判定結果Ｄ_oを更新する。たとえば、１つ前のサンプリングタイミングでのデータ判定結果が０のときは、今回のサンプリングタイミングでは比較結果Ｄ_Nが選択され、１つ前のサンプリングタイミングでのデータ判定結果Ｄ_oが１のときは、今回のサンプリングタイミングでは比較結果Ｄ_Pが選択される。

位相検出部６は、選択部５で選択されなかった比較結果Ｄ_Nまたは比較結果Ｄ_Pに基づき、位相情報ＵＰ／ＤＮを検出する。たとえば、位相検出部６は、選択部５で選択されなかった比較結果Ｄ_Nまたは比較結果Ｄ_Pが１か０かによって、位相情報ＵＰ／ＤＮを検出する。位相検出部６としては、ボーレートトラッキングＣＤＲで用いられる振幅から位相を検出するＭＭ（Mueller-Muller）型の位相検出器ではなく、データエッジ情報から位相情報を検出するＢＢ（Bang-Bang）型の位相検出器が用いられる。

たとえば、３ビット連続データが「０１１」というデータパターンであるとき、２ビット目のサンプリングタイミングでは、比較結果Ｄ_Nがデータ判定に使用されるため、データ判定に使用されない比較結果Ｄ_Pに基づいて位相情報ＵＰ／ＤＮが検出される。たとえば、比較結果Ｄ_Pが１のときは、サンプリングクロックＣＬＫ_Sの位相が等化処理部２の出力データ信号の位相に対して遅れていると判定される。このとき位相検出部６は、たとえば、位相情報ＵＰ／ＤＮを、＋１とする。比較結果Ｄ_Pが０のときは、サンプリングクロックＣＬＫ_Sの位相が等化処理部２の出力データ信号の位相に対して速いと判定される。このとき位相検出部６は、たとえば、位相情報ＵＰ／ＤＮを、−１とする。

フィルタ７は、位相情報ＵＰ／ＤＮをフィルタリングして、位相調整用コードＰ_codeを生成する。なお、フィルタ７はデジタルフィルタに限定されず、位相情報ＵＰ／ＤＮに応じて電流を調整するチャージポンプなどを有し、調整した電流値を電圧値に変換して出力するような回路であってもよい。

位相調整部８は、入力クロックＣＬＫ_inからサンプリングクロックＣＬＫ_Sを生成する。また、位相調整部８は、フィルタ７から出力される位相調整用コードＰ_codeを入力し、位相検出部６で検出された位相情報ＵＰ／ＤＮに基づいて、サンプリングクロックＣＬＫ_Sの位相を調整する。位相調整部８は、たとえば、位相情報ＵＰ／ＤＮが＋１のときには、サンプリングクロックＣＬＫ_Sの位相を進め、位相情報ＵＰ／ＤＮが−１のときには、サンプリングクロックＣＬＫ_Sの位相を遅らす。

調整部９は、等化処理部２の出力データ信号の振幅に基づき、ＤＦＥ用の第１の閾値と第２の閾値を調整する。調整部９は、エラー検出用の閾値を変化させ、出力データ信号との比較結果ＥＲＲが０から１または１から０に切り替わるときの閾値から、等化処理部２の出力データ信号の振幅を検出できる。また、第１の実施の形態の受信回路１では、調整部９は、検出された振幅に基づき、第１の閾値と第２の閾値を調整する。閾値の調整方法の例については後述する（図３参照）。

また、調整部９は、調整したＤＦＥ用の第１の閾値、第２の閾値に基づいて、エラー検出用の閾値を設定し、設定したエラー検出用の閾値による比較結果ＥＲＲに基づき、等化処理部２での等化結果を検出し、検出した等化結果に基づき等化係数Ｃ_EQを調整する。

エラー検出用の閾値を設定する際には、調整部９は、たとえば、第１の閾値と第２の閾値のそれぞれに対して、等化処理部２からの出力データ信号の振幅の期待値を加減算した値に設定する。そして、調整部９は、比較結果ＥＲＲにおいて０と１の発生確率が等しくなるように等化処理部２の等化係数Ｃ_EQを調整する。これにより、位相検出に適した比較部３への入力波形が得られる。なお、図１では、上記の３つの閾値をまとめてＣ_COMPと表記している。

図２は、選択部の一例を示す図である。
選択部５は、多重化された比較結果Ｄ_P1，Ｄ_P2，…，Ｄ_Pnか、比較結果Ｄ_N1，Ｄ_N2，…，Ｄ_Nnの何れかを選択するセレクタ１１−１，１１−２，…，１１−ｎを有している。比較結果Ｄ_P1〜Ｄ_Pn，Ｄ_N1〜Ｄ_Nnは、ｎビットの並列データであり、１からｎの順に時系列に並んでいる。

また、選択部５は、セレクタ１１−１〜１１−ｎでの選択結果を保持するＦＦ（Flip-Flop）１２−１，１２−２，…，１２−ｎを有している。図示を省略しているが、ＦＦ１２−１〜１２−ｎには、クロック信号が入力され、ＦＦ１２−１〜１２−ｎは同じタイミングで動作し、データ判定結果Ｄ_o1，Ｄ_o2，…，Ｄ_onを出力する。ＦＦ１２−１〜１２−ｎの動作サイクルは、ｎＵＩ（受信回路１の入力データ信号Ｄ_iのｎビット分の時間）である。

セレクタ１１−１〜１１−ｎのそれぞれは、１ビット前のデータ判定結果Ｄ_o1〜Ｄ_onが１なら比較結果Ｄ_P1〜Ｄ_Pnを出力し、１ビット前のデータ判定結果Ｄ_o1〜Ｄ_onが０なら比較結果Ｄ_N1〜Ｄ_Nnを出力する。そのため、たとえば、セレクタ１１−１は、ＦＦ１２−ｎから出力されるデータ判定結果Ｄ_onを選択信号として入力し、セレクタ１１−２は、セレクタ１１−１での選択結果を選択信号として入力している。以上のような回路で、選択部５が実現できる。

以下、本実施の形態の受信回路１の動作例を説明する。
（受信回路１の動作例）
まず、調整部９は、エラー検出用の閾値を変化させ、等化処理部２の出力データ信号との比較結果ＥＲＲが０から１または１から０に切り替わるときの値から、等化処理部２の出力データ信号の振幅を検出する。

なお、以下では、振幅は出力データ信号の変化の中心から最大値または最小値までの差分を示し、振幅レベルは、ある時間での出力データ信号の大きさのことを示すものとする。

その後、調整部９は、検出した振幅に基づき、ＤＦＥ用の２つの閾値を調整する。
図３は、ＤＦＥ用の２つの閾値の調整例を示す図である。
図３では、複数のデータパターンの等化処理部２の出力データ信号が、重ね合わされて示されている。横軸は時間であり、縦軸は出力データ信号の振幅レベルを示している。なお、出力データ信号の振幅は±１で規格化されている。

データが０から１に遷移するために要する時間が１ＵＩ未満であるような損失が小さな入力に関しては、精度よくデータ判定が可能であるため、等化処理を行わなくてもよい。
図３では、隣接ビットによるＩＳＩ（Inter Symbol Interference）の影響で、データが０から１に遷移する時間が２ＵＩ程度となっている例が示されている。たとえば、１ビット前の判定データが０のときにおける位相方向（時間方向）のアイ開口の大きさは、図５の実線で示すように１．５ＵＩ程度となっている。データの判定精度を上げるため、サンプリング位相（サンプリングタイミング）Ｔｓｎは、このアイ開口の中央の位相となることが望ましい。

このような適切な位相を検出するには、特定のデータパターンで変化する位相検出用データと、ＤＦＥ用の閾値Ｖ_DP，Ｖ_DNとのクロスポイントの位相方向の位置が、アイ開口の中央の位相になるように、閾値Ｖ_DP，Ｖ_DNを設定すればよい。図３では、位相検出用データの例として、３ビット連続データが「０１１」というデータパターンとなる等化処理部２の出力データ信号Ｄａ１と、「１００」というデータパターンとなる等化処理部２の出力データ信号Ｄａ２が示されている。このような出力データ信号Ｄａ１，Ｄａ２において、振幅レベルが０から１、または０から−１まで変化する１ＵＩの間の傾きを線形と近似すれば、閾値Ｖ_DPを＋０．２５、閾値Ｖ_DNを−０．２５とすればよい。ただ、振幅レベルが１または−１となる付近では非線形性が強いため、データが０から１、１から０に遷移するために要する時間は２ＵＩよりもやや小さくなり、最適な閾値Ｖ_DP，Ｖ_DNの絶対値も、０．２５よりもやや大きな値となる。そのため、図３の例では、閾値Ｖ_DPを＋０．３５程度、閾値Ｖ_DNを−０．３５程度としている。以上のようにして調整された閾値Ｖ_DPは、比較器３−２に設定され、閾値Ｖ_DNは、比較器３−２に設定される。比較器３−３に設定される閾値の調整については後述する。

次に、上記のように調整された閾値Ｖ_DP，Ｖ_DNを用いた、データ判定処理、位相検出処理及び位相調整処理を説明する。
図４は、データ判定処理、位相検出処理及び位相調整処理の一例を説明する図である。

図３と同様に、複数のデータパターンの等化処理部２の出力データ信号が、重ね合わされて示されている。横軸は時間であり、縦軸は出力データ信号の振幅レベルを示している。なお、出力データ信号の振幅は±１の範囲で規格化されている。

サンプリング位相が、前述したアイ開口の中央の位相となるサンプリング位相Ｔｓｎよりも、前のサンプリング位相Ｔｓｎ１のとき、位相検出用データの出力データ信号Ｄａ１のサンプル値Ｄｓ１は、閾値Ｖ_DNより大きく閾値Ｖ_DPより小さい。そのため、比較結果Ｄ_Nは１、比較結果Ｄ_Pは０となる。出力データ信号Ｄａ１では、サンプリング位相Ｔｓｎ１の前のサンプリングタイミングでのデータ判定結果Ｄ_oは０であるため、選択部５では、比較結果Ｄ_Nが選択され、データ判定結果Ｄ_oが更新される。すなわち、サンプリング位相Ｔｓｎ１では、出力データ信号Ｄａ１は１と判定される。

一方、位相検出部６は、選択部５で選択されなかった比較結果Ｄ_Pに基づき位相情報を検出する。図４の例では、比較結果Ｄ_Pは０であるため、サンプリング位相Ｔｓｎ１は、理想のサンプリング位相Ｔｓｎよりも速いことがわかる。そのため、位相検出部６は、位相情報ＵＰ／ＤＮとして、−１を出力する。これにより、位相調整部８は、サンプリング位相を遅くするように、サンプリングクロックＣＬＫ_Sの位相を調整する。

サンプリング位相が、前述したアイ開口の中央の位相となるサンプリング位相Ｔｓｎよりも、後のサンプリング位相Ｔｓｎ２のとき、位相検出用データの出力データ信号Ｄａ１のサンプル値Ｄｓ２は、閾値Ｖ_DNより大きく閾値Ｖ_DPより大きい。そのため、比較結果Ｄ_Nは１、比較結果Ｄ_Pも１となる。出力データ信号Ｄａ１では、サンプリング位相Ｔｓｎ１の前のサンプリングタイミングでのデータ判定結果Ｄ_oは０であるため、選択部５では、比較結果Ｄ_Nが選択され、データ判定結果Ｄ_oが更新される。すなわち、サンプリング位相Ｔｓｎ２でも、出力データ信号Ｄａ１は１と判定される。

一方、位相検出部６は、選択部５で選択されなかった比較結果Ｄ_Pに基づき位相情報を検出する。図４の例では、比較結果Ｄ_Pは１であるため、サンプリング位相Ｔｓｎ２は、理想のサンプリング位相Ｔｓｎよりも遅いことがわかる。そのため、位相検出部６は、位相情報ＵＰ／ＤＮとして、＋１を出力する。これにより、位相調整部８は、サンプリング位相を速くするように、サンプリングクロックＣＬＫ_Sの位相を調整する。

同様のデータ判定処理、位相検出処理及び位相調整処理が、データパターンが「１００」となる出力データ信号Ｄａ２を位相検出用データとした場合でも適用可能である。
サンプリング位相が、前述したアイ開口の中央の位相となるサンプリング位相Ｔｓｎよりも、前のサンプリング位相Ｔｓｎ１のとき、出力データ信号Ｄａ２のサンプル値Ｄｓ３は、閾値Ｖ_DNより大きく閾値Ｖ_DPより小さい。そのため、比較結果Ｄ_Nは１、比較結果Ｄ_Pは０となる。出力データ信号Ｄａ２では、サンプリング位相Ｔｓｎ１の前のサンプリングタイミングでのデータ判定結果Ｄ_oは１であるため、選択部５では、比較結果Ｄ_Pが選択され、データ判定結果Ｄ_oが更新される。すなわち、サンプリング位相Ｔｓｎ１では、出力データ信号Ｄａ１は０と判定される。

一方、位相検出部６は、選択部５で選択されなかった比較結果Ｄ_Nに基づき位相情報を検出する。図４の例では、比較結果Ｄ_Nは１であるため、サンプリング位相Ｔｓｎ１は、理想のサンプリング位相Ｔｓｎよりも速いことがわかる。そのため、位相検出部６は、位相情報ＵＰ／ＤＮとして、−１を出力する。これにより、位相調整部８は、サンプリング位相を遅くするように、サンプリングクロックＣＬＫ_Sの位相を調整する。

サンプリング位相が、前述したアイ開口の中央の位相となるサンプリング位相Ｔｓｎよりも、後のサンプリング位相Ｔｓｎ２のとき、位相検出用データの出力データ信号Ｄａ２のサンプル値Ｄｓ４は、閾値Ｖ_DNより小さく閾値Ｖ_DPより小さい。そのため、比較結果Ｄ_Nは０、比較結果Ｄ_Pも０となる。出力データ信号Ｄａ２では、サンプリング位相Ｔｓｎ１の前のサンプリングタイミングでのデータ判定結果Ｄ_oは１であるため、選択部５では、比較結果Ｄ_Pが選択され、データ判定結果Ｄ_oが更新される。すなわち、サンプリング位相Ｔｓｎ２でも、出力データ信号Ｄａ１は０と判定される。

一方、位相検出部６は、選択部５で選択されなかった比較結果Ｄ_Nに基づき位相情報を検出する。図４の例では、比較結果Ｄ_Nは０であるため、サンプリング位相Ｔｓｎ２は、理想のサンプリング位相Ｔｓｎよりも遅いことがわかる。そのため、位相検出部６は、位相情報ＵＰ／ＤＮとして、＋１を出力する。これにより、位相調整部８は、サンプリング位相を速くするように、サンプリングクロックＣＬＫ_Sの位相を調整する。

図５は、位相検出のアルゴリズムの例を示す図である。
図５は、図４に示したような位相検出のアルゴリズムをまとめたものである。
Ｄ_n-1は、ｎ−１ビット目のデータ判定結果、Ｄ_n+1はｎ＋１ビット目のデータ判定結果を示している。Ｄ_P＿_nは、ｎビット目の比較結果Ｄ_Pを示し、Ｄ_N＿_nは、ｎビット目の比較結果Ｄ_Nを示している。

データパターンが「０１１」のとき、すなわち、Ｄ_n-1が０、Ｄ_N＿_nとＤ_n+1が１のときは、Ｄ_P＿_nの値によって、位相情報ＵＰ／ＤＮが変わる。たとえば、Ｄ_P＿_nが１のときは、位相情報ＵＰ／ＤＮは＋１となり、Ｄ_P＿_nが０のときは、位相情報ＵＰ／ＤＮは−１となる。

データパターンが「１００」のとき、すなわち、Ｄ_n-1が１、Ｄ_P＿_nとＤ_n+1が０のときは、Ｄ_N＿_nの値によって、位相情報ＵＰ／ＤＮが変わる。たとえば、Ｄ_N＿_nが０のときは、位相情報ＵＰ／ＤＮは＋１となり、Ｄ_N＿_nが１のときは、位相情報ＵＰ／ＤＮは−１となる。

なお、図５の例では、他のデータパターンが入力されたときには、位相情報ＵＰ／ＤＮは０となる。
上記の位相検出アルゴリズムでは、３ビットの特定のデータパターンに基づき位相情報ＵＰ／ＤＮを検出する例を示したが、これに限定されず、２ビットまたは４ビット以上のデータパターンに基づき位相情報ＵＰ／ＤＮを検出するようにしてもよい。

以上のようにして得られた位相情報ＵＰ／ＤＮは、フィルタ７に入力され、フィルタ７は、位相情報ＵＰ／ＤＮをフィルタリングして、位相調整用コードＰ_codeを生成する。
これにより、位相調整部８によりサンプリングクロックＣＬＫ_Sの位相調整が行われる。図４に示したように、サンプリング位相Ｔｓｎ１のときは、位相調整部８は、理想のサンプリング位相Ｔｓｎに近づくように、位相を遅らす調整を行う。サンプリング位相Ｔｓｎ２のときは、位相調整部８は、理想のサンプリング位相Ｔｓｎに近づくように、位相を進める調整を行う。

調整部９は、設定した閾値Ｖ_DP，Ｖ_DNに対してサンプリング位相が収束するのを待つために、一定時間待機する。
その後、調整部９は、エラー検出用の閾値を、閾値Ｖ_DP，Ｖ_DNに基づいて設定し、等化処理部２の等化係数Ｃ_EQを適応的（アダプティブ）に制御する。

図６は、エラー検出用の閾値の一例を示す図である。
図６には、図３、図４に示した閾値Ｖ_DP，Ｖ_DNの他に、エラー検出用の閾値Ｖ_PP1，Ｖ_PP2，Ｖ_PN1，Ｖ_PN2が示されている。

ここで閾値Ｖ_PP1は、閾値Ｖ_DPに等化処理後の出力データ信号の振幅の期待値を加算した値であり、閾値Ｖ_PP2は、閾値Ｖ_DPに等化処理後の出力データ信号の振幅の期待値を減算した値である。また、閾値Ｖ_PN1は、閾値Ｖ_DNに等化処理後の出力データ信号の振幅の期待値を加算した値であり、閾値Ｖ_PN2は、閾値Ｖ_DNに等化処理後の出力データ信号の振幅の期待値を減算した値である。

等化係数Ｃ_EQを調整する速度は、位相調整速度よりもゆっくりでよいため、調整部９は、閾値Ｖ_PP1，Ｖ_PP2，Ｖ_PN1，Ｖ_PN2を、比較器３−３に順次シフトして設定する。そして、等化処理部２の出力データ信号が、比較器３−３に設定された閾値よりも大きいときには、比較結果ＥＲＲは１となり、小さいときには、比較結果ＥＲＲは０となる。

ＬＭＳ（Least Mean Square）アルゴリズムを用いるとすると、調整部９では、比較結果ＥＲＲに基づき、等化係数Ｃ_EQを以下の式に基づき調整する。
Ｃ_EQn+1＝Ｃ_EQn＋μＥＲＲ_nＤ_n-1 （１）
式（１）で、Ｃ_EQn+1は、ｎ＋１番目のサイクルにおける等化係数Ｃ_EQであり、Ｃ_EQnは、ｎ番目のサイクルにおける等化係数Ｃ_EQである。μは、エラー検出時に次のサイクルで等化係数Ｃ_EQを増加させる量（ステップ幅）である。ＥＲＲ_nは、ｎ番目のサイクルにおける比較結果ＥＲＲであり、Ｄ_n-1は、ｎ−１番目のサイクルにおけるデータ判定結果である。なお、ＥＲＲ_nは、以下の式で表せる。

ＥＲＲ_n＝Ｙ_n−ｄＤ_n （２）
式（２）で、Ｙ_nは、ｎ番目のサイクルにおける等化処理後のデータ判定前の振幅であり、ｄは前述した等化処理後の出力データ信号の振幅の期待値であり、Ｄ_nは、ｎ番目のサイクルにおけるデータ判定結果である。ただし、上記のように本実施の形態では、ＥＲＲ_nは、閾値Ｖ_PP1，Ｖ_PP2，Ｖ_PN1，Ｖ_PN2との比較結果で表される０または１の値となり、式（２）の演算は行わない。

図７は、等化レベルが低いときの等化処理部の出力データ信号の例を示す図である。
図７に示されている出力データ信号Ｄａ５，Ｄａ６，Ｄａ７，Ｄａ８は、サンプリング位相Ｔｓｎの直前のサンプリング位相で、データ判定結果が１となるものである。このような出力データ信号Ｄａ５，Ｄａ６，Ｄａ７，Ｄａ８に対して、閾値Ｖ_DPに前述の期待値ｄを加算または減算した閾値Ｖ_PP1，Ｖ_PP2を用いてエラー検出が行われる。

等化レベルが低いと、出力データ信号Ｄａ５，Ｄａ６，Ｄａ７，Ｄａ８が閾値Ｖ_PP1，Ｖ_PP2を上回り、比較結果ＥＲＲが１となる確率が高くなる。
図７の例では、エラー検出用の閾値が閾値Ｖ_PP1に設定されているときは、出力データ信号Ｄａ５は、閾値Ｖ_PP1よりも大きいので比較結果ＥＲＲは１となる。その他の出力データ信号Ｄａ６，Ｄａ７，Ｄａ８は、閾値Ｖ_PP1よりも小さいので比較結果ＥＲＲは０となる。一方、エラー検出用の閾値が閾値Ｖ_PP2に設定されているときは、出力データ信号Ｄａ５〜Ｄａ８は、閾値Ｖ_PP2よりも大きいので比較結果ＥＲＲは全て１となる。したがって、トータルとして比較結果ＥＲＲが１となる確率が高くなっている。

比較結果ＥＲＲが１となる確率が高いと、調整部９によって等化係数Ｃ_EQが増加される。なお、図６に示した閾値Ｖ_PN1，Ｖ_PN2を用いたエラー検出も同様に行われる。閾値Ｖ_PP1，Ｖ_PP2，Ｖ_PN1，Ｖ_PN2を順次シフトしてエラー検出を行い、等化係数Ｃ_EQを調整するのは、比較部３への入力波形の対称性を維持するためである。また、閾値Ｖ_PP1，Ｖ_PP2，Ｖ_PN1，Ｖ_PN2は、異なるタイミングで同じ比較器３−３に設定されるため、比較器数の増加を招かず、回路面積の増大を抑制できる。

調整部９は、設定した閾値Ｖ_DP，Ｖ_DNに対してサンプリング位相が収束するのを待機する処理と、上記の等化係数Ｃ_EQの調整する処理を繰り返し、等化係数Ｃ_EQの変化量が一定値以内に収まったときに、収束したと判定する。これにより受信回路１は、初期動作を完了し、通常動作に移行する。

図８は、等化レベルの最適化後の等化処理部の出力データ信号の例を示す図である。
図８の例では、エラー検出用の閾値が閾値Ｖ_PP1に設定されているときは、出力データ信号Ｄａ５は、閾値Ｖ_PP1よりも大きいので比較結果ＥＲＲは１となる。その他の出力データ信号Ｄａ６，Ｄａ７，Ｄａ８は、閾値Ｖ_PP1よりも小さいので比較結果ＥＲＲは０となる。一方、エラー検出用の閾値が閾値Ｖ_PP2に設定されているときは、出力データ信号Ｄａ８は、閾値Ｖ_PP1よりも大きいので比較結果ＥＲＲは０となる。その他の出力データ信号Ｄａ５〜Ｄａ７は、閾値Ｖ_PP1よりも大きいので比較結果ＥＲＲは１となる。したがって、トータルとして比較結果ＥＲＲが１となる確率と０となる確率が等しくなり収束する。

図９は、位相調整及び等化レベル最適化後の選択部の出力信号の例をアナログ波形として示した図である。
選択部５の出力信号（データ判定結果Ｄ_o）は、０／１の信号であるため実際には波形を描画することができないが、説明のために、本実施の形態の受信回路１による投機型ＤＦＥ処理結果をアナログ波形として示した。

閾値Ｖ_PP1，Ｖ_PP2，Ｖ_PN1，Ｖ_PN2を用いた投機型ＤＦＥ処理により、閾値Ｖ_DP，Ｖ_DNが０にシフトして、それと同時に波形もシフトし、図９に示したような期待値ｄの振幅となる波形となる。また、サンプリング位相Ｔｓｎが、アイ開口の中心になるような波形が得られている。

以上のように、本実施の形態受信回路１では、直前のサンプリング位相でのデータ判定結果に基づいて、ＤＦＥ用の閾値Ｖ_DP，Ｖ_DNのうち、一方をデータ判定に用い、他方を位相検出に用いる。これにより、位相検出のための閾値を追加しなくてもよくなり、比較器の数が増えることを抑制できる。したがって、投機型ＤＦＥとボーレートトラッキングＣＤＲを行う受信回路１を小規模の回路で実現できるようになる。

また、比較器数が少ないと、比較器を駆動するデータバッファやクロックバッファも少なくでき、回路面積をより小さくできるとともに、消費電力を削減可能となる。
また、等化処理部２の出力データ信号の振幅に応じて、ＤＦＥ用の閾値Ｖ_DP，Ｖ_DNを設定し、閾値Ｖ_DP，Ｖ_DNに基づきエラー検出用の閾値を設定して、等化係数を適応的に調整するので、設定したサンプリング位相が適切な位置となるような波形を生成できる。

なお、上記では、１タップ投機型ＤＦＥの機能を有する受信回路１について説明してきたが複数タップのＤＦＥにも対応可能である。その場合、フィードバックループの要求速度の厳しい１タップ目を投機型ＤＦＥとして２タップ以降をＤＦＥとする場合には、図１に示した受信回路１がそのまま適用可能である。２タップ以上の投機型ＤＦＥを適用するときには、設定される閾値の数が増える。以下、例として２タップ投機型ＤＦＥの機能を有する受信回路を説明する。

（第２の実施の形態）
図１０は、第２の実施の形態の受信回路の一例を示す図である。
図１に示した受信回路１と同様の要素については同一符号を付しており、説明を省略する。

２タップ投機型ＤＦＥの機能を実行するため、受信回路１ａの比較部３ａは、比較器３−１ａ，３−１ｂ，３−２ａ，３−２ｂ，３−３を有する。比較器３−１ａ，３−１ｂ，３−２ａ，３−２ｂには、ＤＦＥ用の閾値が調整部９ａにより設定される。

図１１は、第２の実施の形態の受信回路におけるＤＦＥ用の閾値の設定例を示す図である。
図１１では、複数のデータパターンの等化処理部２の出力データ信号が、重ね合わされて示されている。横軸は時間であり、縦軸は出力データ信号の振幅レベルを示している。なお、出力データ信号の振幅は±１の範囲で規格化されている。

サンプリング位相Ｔｓｎのタイミングで判定されるビットに対して、１ビット前及び２ビット前のデータ判定結果Ｄ_oが１のときには、閾値Ｖ_DPPを用いた比較結果Ｄ_PPが、選択部５ａにてサンプリング位相Ｔｓｎにおけるデータ判定結果Ｄ_oとして選択される。また、位相検出部６ａは、データ判定のために用いられない閾値Ｖ_DNPを用いた、比較結果Ｄ_NPの値に応じて位相情報を検出する。

サンプリング位相Ｔｓｎのタイミングで判定されるビットに対して、１ビット前のデータ判定結果Ｄ_oが１、２ビット前のデータ判定結果Ｄ_oが０のときには、閾値Ｖ_DPNを用いた比較結果Ｄ_PNがデータ判定結果Ｄ_oとして選択される。また、位相検出部６ａは、データ判定のために用いられない閾値Ｖ_DNNを用いた、比較結果Ｄ_NNの値に応じて位相情報を検出する。

サンプリング位相Ｔｓｎのタイミングで判定されるビットに対して、１ビット前のデータ判定結果Ｄ_oが０、２ビット前のデータ判定結果Ｄ_oが１のときには、閾値Ｖ_DNPを用いた比較結果Ｄ_NPがデータ判定結果Ｄ_oとして選択される。また、位相検出部６ａは、データ判定のために用いられない閾値Ｖ_DPPを用いた、比較結果Ｄ_PPの値に応じて位相情報を検出する。

サンプリング位相Ｔｓｎのタイミングで判定されるビットに対して、１ビット前及び２ビット前のデータ判定結果Ｄ_oが０のときには、閾値Ｖ_DNNを用いた比較結果Ｄ_NNがデータ判定結果Ｄ_oとして選択される。また、位相検出部６ａは、データ判定のために用いられない閾値Ｖ_DPNを用いた、比較結果Ｄ_PNの値に応じて位相情報を検出する。

なお、閾値Ｖ_DPP，Ｖ_DPN，Ｖ_DNP，Ｖ_DNNは、第１の実施の形態の受信回路１における閾値Ｖ_DP，Ｖ_DNと同様に、調整部９ａで検出される等化処理部２の出力データ信号の振幅に基づき調整される。

理想のサンプリング位相Ｔｓｎに対する位相ずれを検出するため、位相検出用データと、閾値Ｖ_DPP，Ｖ_DPN，Ｖ_DNP，Ｖ_DNNとのクロスポイントの位相方向の位置が、アイ開口の中央の位相になるように、閾値Ｖ_DPP，Ｖ_DPN，Ｖ_DNP，Ｖ_DNNを設定すればよい。図１１の例では、等化処理部２の出力データ信号の振幅を±１の範囲で規格化しているとき、閾値Ｖ_DPPは、＋０．４、閾値Ｖ_DPNは、＋０．３、閾値Ｖ_DNPは−０．３、閾値Ｖ_DNNは−０．４に設定されている。

図１２は、位相検出のアルゴリズムの例を示す図である。
Ｄ_n-2は、ｎ−２ビット目のデータ判定結果、Ｄ_n-1は、ｎ−１ビット目のデータ判定結果、Ｄ_n+1はｎ＋１ビット目のデータ判定結果を示している。Ｄ_PP＿_n，Ｄ_PN＿_n，Ｄ_NP＿_n，Ｄ_NN＿_nは、ｎビット目の比較結果Ｄ_PP，Ｄ_PN，Ｄ_NP，Ｄ_NNを示している。

ｎ−２ビット目からｎ＋１ビット目までのデータパターンが「００１１」のときは、Ｄ_PN＿_nの値によって、位相情報ＵＰ／ＤＮが変わる。たとえば、Ｄ_PN＿_nが１のときは、位相情報ＵＰ／ＤＮは＋１となり、Ｄ_PN＿_nが０のときは、位相情報ＵＰ／ＤＮは−１となる。

ｎ−２ビット目からｎ＋１ビット目までのデータパターンが「１０１１」のときは、Ｄ_PP＿_nの値によって、位相情報ＵＰ／ＤＮが変わる。たとえば、Ｄ_PP＿_nが１のときは、位相情報ＵＰ／ＤＮは＋１となり、Ｄ_PP＿_nが０のときは、位相情報ＵＰ／ＤＮは−１となる。

ｎ−２ビット目からｎ＋１ビット目までのデータパターンが「０１００」のときは、Ｄ_NN＿_nの値によって、位相情報ＵＰ／ＤＮが変わる。たとえば、Ｄ_NN＿_nが０のときは、位相情報ＵＰ／ＤＮは＋１となり、Ｄ_NN＿_nが１のときは、位相情報ＵＰ／ＤＮは−１となる。

ｎ−２ビット目からｎ＋１ビット目までのデータパターンが「１１００」のときは、Ｄ_NP＿_nの値によって、位相情報ＵＰ／ＤＮが変わる。たとえば、Ｄ_NP＿_nが０のときは、位相情報ＵＰ／ＤＮは＋１となり、Ｄ_NP＿_nが１のときは、位相情報ＵＰ／ＤＮは−１となる。

なお、図１２の例では、他のデータパターンが入力されたときには、位相情報ＵＰ／ＤＮは０となる。
以上のように位相検出部６ａで得られる位相情報ＵＰ／ＤＮに基づいてフィルタ７にて生成される位相調整用コードＰ_codeにより、位相調整部８は位相調整を行う。

等化係数Ｃ_EQの調整に関しては、第１の実施の形態の受信回路１と同様であるが、エラー検出用の閾値は、ＤＦＥ用の各閾値Ｖ_DPP，Ｖ_DPN，Ｖ_DNP，Ｖ_DNNに対して、前述の期待値ｄを加算または減算した値となる。

なお、第２の実施の形態の受信回路１ａにおいて、選択部５ａは、たとえば、以下のような回路にて実現される。
図１３は、第２の実施の形態の受信回路における選択部の一例を示す図である。

選択部５ａは、多重化された比較結果Ｄ_PP1，Ｄ_PP2，…，Ｄ_PPnか、比較結果Ｄ_PN1，Ｄ_PN2，…，Ｄ_PNnの何れかを選択するセレクタ１３−１ａ，１３−２ａ，…，１３−ｎａを有している。また、選択部５ａは、多重化された比較結果Ｄ_NP1，Ｄ_NP2，…，Ｄ_NPnか、比較結果Ｄ_NN1，Ｄ_NN2，…，Ｄ_NNnの何れかを選択するセレクタ１３−１ｂ，１３−２ｂ，…，１３−ｎｂを有している。なお、比較結果Ｄ_PP1〜Ｄ_PPn，Ｄ_PN1〜Ｄ_PNn，Ｄ_NP1〜Ｄ_NPn，Ｄ_NN1〜Ｄ_NNnは、ｎビットの並列データであり、１からｎの順に時系列に並んでいる。

さらに、選択部５ａは、セレクタ１３−１ａ〜１３−ｎａまたはセレクタ１３−１ｂ〜１３−ｎｂの出力信号の何れかを選択するセレクタ１４−１，１４−２，…，１４−ｎを有している。また、選択部５ａは、セレクタ１４−１〜１４−ｎでの選択結果を保持するＦＦ１５−１，１５−２，…，１５−ｎを有している。図示を省略しているが、ＦＦ１５−１〜１５−ｎには、クロック信号が入力され、ＦＦ１５−１〜１５−ｎは同じタイミングで動作し、データ判定結果Ｄ_o1，Ｄ_o2，…，Ｄ_onを出力する。ＦＦ１５−１〜１５−ｎの動作サイクルは、ｎＵＩ（受信回路１の入力データ信号のｎビット分の時間）である。

初段のセレクタ１３−１ａ〜１３−ｎａ，１３−１ｂ〜１３−ｎｂは、２ビット前のデータ判定結果Ｄ_onが１のとき、比較結果Ｄ_PP1〜Ｄ_PPnと、比較結果Ｄ_NP1〜Ｄ_NPnを選択する。セレクタ１３−１ａ〜１３−ｎａ，１３−１ｂ〜１３−ｎｂは、２ビット前のデータ判定結果Ｄ_onが０のとき、比較結果Ｄ_PN1〜Ｄ_PNnと、比較結果Ｄ_NN1〜Ｄ_NNnを選択する。

２段目のセレクタ１４−１〜１４−ｎは、１ビット前のデータ判定結果Ｄ_o1〜Ｄ_onが１のときセレクタ１３−１ａ〜１３−ｎａの出力信号を選択し、１ビット前のデータ判定結果Ｄ_o1〜Ｄ_onが０のとき、セレクタ１３−１ｂ〜１３−ｎｂの出力信号を選択する。

以上のような回路で、選択部５ａが実現できる。
上記のような２タップ投機型ＤＦＥに対応した第２の実施の形態の受信回路１ａでも、第１の実施の形態と同様に、位相検出用の閾値と等化処理部２の出力データ信号とを比較する比較器を設けずともよいので、回路面積の増大を抑制できる。

（第３の実施の形態）
図１４は、第３の実施の形態の受信回路の一例を示す図である。
図１に示した受信回路１と同様の要素については同一符号を付し、説明を省略する。

第３の実施の形態の受信回路１ｂは、インターリーブ動作を行うことが可能な回路となっている。これにより入力データ信号Ｄ_iの周波数が速いときも、並列処理を行うことで動作可能となる。

インターリーブ動作を可能とするため、受信回路１ｂの比較部３ｂは、比較器３ａ−１，３ａ−２，３ａ−３と、比較器３ｂ−１，３ｂ−２，３ｂ−３の並列構造となっている。

比較器３ａ−１，３ｂ−１にはＤＦＥ用の同じ閾値（マイナス側（図３参照））が調整部９によって設定される。比較器３ａ−２，３ｂ−２にはＤＦＥ用の同じ閾値（プラス側（図３参照））が調整部９によって設定される。また、比較器３ａ−３，３ｂ−３には同じエラー検出用の閾値が調整部９によって設定される。

比較器３ａ−１〜３ａ−３は、サンプリングクロックＣＬＫ_s1によって駆動され、比較器３ｂ−１〜３ｂ−３は、サンプリングクロックＣＬＫ_s2によって駆動される。サンプリングクロックＣＬＫ_s1とサンプリングクロックＣＬＫ_s2の位相差は、たとえば、入力データ信号Ｄ_iの１ＵＩ分の大きさである。

比較器３ａ−１〜３ａ−３は、それぞれ比較結果Ｄ_N1，Ｄ_P1，ＥＲＲ₁を出力する。一方、比較器３ｂ−１〜３ｂ−３は、それぞれ比較結果Ｄ_N2，Ｄ_P2，ＥＲＲ₂を出力する。
また、本実施の形態の受信回路１ｂでは、ＤＭＸ４ｂは、２ビットをｎビットに逆多重化して出力する。ＤＭＸ４ｂは、それぞれ１ビットである比較結果Ｄ_N1，Ｄ_N2の２ビットを逆多重化しｎビットの比較結果Ｄ_Nとして出力し、それぞれ１ビットである比較結果Ｄ_P1，Ｄ_P2の２ビットを逆多重化しｎビットの比較結果Ｄ_Pとして出力する。また、ＤＭＸ４ｂは、それぞれ１ビットである比較結果ＥＲＲ₁，ＥＲＲ₂の２ビットを逆多重化しｎビットの比較結果ＥＲＲとして出力する。

その他の動作については、第１の実施の形態の受信回路１と同様であり、第１の実施の形態の受信回路１と同様の効果が得られる。
なお、受信回路１ｂは、２並列でインターリーブ動作を行う回路であったが、並列数に制限はなく、３並列以上としてもよい。

（第４の実施の形態）
図１５は、第４の実施の形態の受信回路の一例を示す図である。
図１に示した受信回路１と同様の要素については同一符号を付しており、説明を省略する。

第１の実施の形態の受信回路１では、等化処理部２の出力データ信号をそのまま比較部３に入力し、比較部３に設定する閾値を調整するものであった。これに対し、第４の実施の形態の受信回路１ｃは、比較部３に設定される閾値は固定とし、比較器３−１〜３−３に入力する等化処理部２の出力データ信号の振幅をそれぞれ前述した各閾値に応じたレベルに調整する。第４の実施の形態の受信回路１ｃでは、閾値自体は、たとえば、出力データ信号の振幅の半分の大きさに固定されている。

そのために、受信回路１ｃの調整部９ｂは、加減算処理部２０と等化係数生成部２１を有している。等化係数生成部２１は、図１に示した調整部９と同様の機能を有しているが、比較部３に閾値を設定する代わりに、加減算処理部２０に値を供給している。

加減算処理部２０は、等化処理部２の出力データ信号に等化係数Ｃ_DFEを加える加算器２０ａ、等化処理部２の出力データ信号から等化係数Ｃ_DFEを減算する減算器２０ｂを有している。また、加減算処理部２０は、等化処理部２の出力データ信号から、検出したいエラーレベルに応じた等化係数Ｃ_ERRを加算または減算する加減算器２０ｃを有している。

等化係数Ｃ_DFE，Ｃ_ERRは、等化係数生成部２１によって、加減算処理部２０に供給される。等化係数Ｃ_DFEは、出力データ信号の振幅に基づき決定され、たとえば、前述の閾値Ｖ_DN，Ｖ_DPと同じ大きさである。等化係数Ｃ_ERRは、前述した閾値Ｖ_DN，Ｖ_DPとエラー検出用の閾値との関係と同様に、たとえば、等化係数Ｃ_DFEと期待値ｄとの加算または減算により求められる。

加算器２０ａの出力は、比較器３−１に入力され、固定の閾値との比較結果Ｄ_Nが比較器３−１から出力される。
減算器２０ｂの出力は、比較器３−２に入力され、固定の閾値との比較結果Ｄ_Pが比較器３−２から出力される。

加減算器２０ｃの出力は、比較器３−３に入力され、固定の閾値との比較結果ＥＲＲが比較器３−３から出力される。
比較器３−１〜３−３から出力される比較結果Ｄ_P，Ｄ_N，ＥＲＲは、第１の実施の形態の受信回路１で得られるものと同様な値となる。そのため、その他の動作については、第１の実施の形態の受信回路１と同様であり、図１５に示すような受信回路１ｃについても、第１の実施の形態の受信回路１と同様の効果が得られる。

以上、実施の形態に基づき、本発明の受信回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。たとえば、上記の各実施の形態を組み合わせてもよい。

１受信回路
２等化処理部
３比較部
３−１〜３−３比較器
４ＤＭＸ
５選択部
６位相検出部
７フィルタ
８位相調整部
９調整部

Claims

入力データ信号に対して等化処理を行う等化処理部と、
第１のサンプリングタイミングで、前記等化処理部の出力データ信号を、第１の閾値、第２の閾値及び、第３の閾値と比較して、第１の比較結果、第２の比較結果及び第３の比較結果を出力する比較部と、
前記第１の比較結果または前記第２の比較結果の何れかを、前記第１のサンプリングタイミングの前の第２のサンプリングタイミングにおけるデータ判定結果に基づき選択し、前記データ判定結果を更新する選択部と、
前記選択部で選択されなかった前記第１の比較結果または前記第２の比較結果に基づき、位相情報を検出する位相検出部と、
前記位相検出部で検出された前記位相情報に基づき、サンプリングクロックの位相を調整する位相調整部と、
前記出力データ信号の振幅に基づき、前記第１の閾値及び前記第２の閾値を調整、または前記出力データ信号に対し第１の値を加算または減算し、前記第３の閾値を前記第１の閾値または前記第２の閾値に基づいて設定し、設定した前記第３の閾値による前記第３の比較結果に基づき、前記等化処理部での等化結果を検出し、検出した前記等化結果に基づき前記等化処理部の等化係数を調整する調整部と、
を有することを特徴とする受信回路。
前記位相検出部は、第１のデータパターンで変化する前記出力データ信号の前記第１のサンプリングタイミングにおける大きさが、前記第１の閾値または前記第２の閾値より大きいか否かで、前記サンプリングクロックの位相が、前記出力データ信号に対して遅れているか否かを検出する、ことを特徴とする請求項１に記載の受信回路。
前記調整部は、前記第１の閾値または前記第２の閾値に、前記出力データ信号の振幅の期待値を加算または減算することで前記第３の閾値を、異なるタイミングで複数設定し、前記第３の比較結果が、複数のデータパターンの前記出力データ信号の大きさが前記第３の閾値を超えたことを示す状態と、前記第３の閾値を超えていないことを示す状態との発生確率が等しくなるように前記等化係数を調整する、ことを特徴とする請求項１または２に記載の受信回路。
前記第１の閾値または前記第２の閾値は、前記第１のデータパターンで変化する前記出力データ信号とのクロスポイントが、複数のデータパターンの前記出力データ信号により形成されるアイ開口の中央の位相に位置するように値が調整される、ことを特徴とする請求項２または３に記載の受信回路。
前記第１の閾値または前記第２の閾値は前記出力データ信号の振幅の半分の大きさであり、
前記調整部は、前記出力データ信号の振幅に基づき前記第１の値を調整し、
前記比較部は、前記第１の値が加算または減算された前記出力データ信号を、前記第１の閾値及び前記第２の閾値と比較し、前記第１の比較結果及び第２の比較結果を出力する、
ことを特徴とする請求項１乃至３の何れか一項に記載の受信回路。