JP2016213627A - 受信回路及び受信回路の制御方法 - Google Patents

Abstract

【課題】通常の受信動作時に判定帰還等化回路の出力データの位相差を演算可能な受信回路を提供することを課題とする。
【解決手段】受信回路は、第１のクロック信号に同期してサンプリングされた入力データ信号のバウンダリデータを２値判定する第１の比較回路（１０４）と、等化係数を用いて、第２のクロック信号に同期してサンプリングされた入力データ信号のセンタデータを等化及び２値判定する判定帰還等化回路（１０３）と、判定帰還等化回路により２値判定された１のデータに対応するセンタデータの２値判定の前の電圧値の中央値又は判定帰還等化回路により２値判定された０のデータに対応するセンタデータの２値判定の前の電圧値の中央値を演算する値演算回路（１１４）と、判定帰還等化回路の等化係数及び値演算回路により演算された電圧値の中央値を基に判定帰還等化回路の出力データの位相差を演算する位相差演算回路（１０９）を有する。
【選択図】図１

Description

本発明は、受信回路及び受信回路の制御方法に関する。

２値化前のシリアル受信データをイコライズして、イコライズ済みシリアル受信データを出力するイコライズ処理部を有するデータ受信装置が知られている（特許文献１参照）。多値オーバーサンプリング部は、イコライズ済みシリアル受信データを複数の閾値で２値化し、オーバーサンプリングして、多値オーバーサンプリングデータを生成する。イコライズ制御部は、多値オーバーサンプリングデータに基づき、イコライズ済みシリアル受信データのアイパターンを検出し、その検出の結果に基づいてイコライズ処理部のイコライズ特性を制御する。

また、入力信号を入力する入力部と、入力信号と入力信号に基づく帰還信号との加減算を行う加減算器と、加減算器の出力信号の符号を判定する識別器と、識別器の出力信号を出力する出力部とを有する判定帰還型等化器が知られている（特許文献２参照）。帰還回路は、識別器の出力信号を帰還信号として加減算器に向けて帰還する。また、帰還回路は、帰還信号に遅延を与える遅延器と、帰還信号の波形を整形する波形整合回路と、帰還信号の振幅値に、所定の係数に基づいて重み付けを行う重み付け回路とを有する。

また、サンプラ及びエラー回数算出部を有するアイサイズ測定回路が知られている（特許文献３参照）。サンプラは、受信データから復元された互いに異なる位相を有する複数の復元クロック信号のうちの少なくとも１つの復元クロック信号を所定位相範囲内にシフトさせたシフトクロック信号で受信データをサンプリングして、第１サンプルデータを提供する。エラー回数算出部は、少なくとも１つの復元クロック信号で受信データをサンプリングした第２サンプルデータと第１サンプルデータとを比較して、アイサイズを測定するためのエラー回数を算出する。

また、入力データ信号に対して、第１のクロック信号に同期してバウンダリデータをサンプリングし、第２のクロック信号に同期してセンタデータをサンプリングするサンプリング回路を有する受信回路が知られている（特許文献４参照）。判定帰還等化回路は、等化係数を用いて、サンプリング回路によりサンプリングされたセンタデータを等化及び２値判定する。第１の比較回路は、サンプリング回路によりサンプリングされたバウンダリデータを２値判定する。位相検出回路は、判定帰還等化回路及び第１の比較回路の出力データを基に入力データ信号の位相情報を検出する。位相差演算回路は、判定帰還等化回路の等化係数を基に判定帰還等化回路の出力データの位相差を演算する。第１の位相調整回路は、位相検出回路により検出された位相情報を基に第１のクロック信号の位相を調整する。第２の位相調整回路は、位相検出回路により検出された位相情報及び位相差演算回路により演算された位相差を基に第２のクロック信号の位相を調整する。

特開２０１３−２５８６８１号公報 国際公開第２０１０／０５３１５５号 特開２００７−６０６５５号公報 特開２０１４−２０４２３４号公報

特許文献４では、初期動作のキャリブレーション時に、位相差演算回路が、判定帰還等化回路の等化係数を基に判定帰還等化回路の出力データの位相差を演算する。この位相差の演算には、第２の位相調整回路等を利用する必要があるため、通常の受信動作時に上記の位相差を演算することが困難である。そのため、通常の受信動作の前に、上記の位相差を演算する必要がある。その場合、初期動作のキャリブレーション時に演算した上記の位相差を用いて、通常の受信動作時の第２のクロック信号の位相を調整する。しかし、温度など環境変化があった場合には判定帰還等化回路の特性が変わるため、上記の位相差にずれが生じてしまい、受信特性が劣化してしまう。

本発明の目的は、通常の受信動作時に、判定帰還等化回路の出力データの位相差を演算することができる受信回路及び受信回路の制御方法を提供することである。

受信回路は、第１のクロック信号の位相を調整する第１の位相調整回路と、第２のクロック信号の位相を調整する第２の位相調整回路と、前記第１のクロック信号に同期してサンプリングされた入力データ信号のバウンダリデータを２値判定する第１の比較回路と、等化係数を用いて、前記第２のクロック信号に同期してサンプリングされた入力データ信号のセンタデータを等化及び２値判定する判定帰還等化回路と、前記判定帰還等化回路及び前記第１の比較回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、前記判定帰還等化回路により２値判定された１のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値、又は前記判定帰還等化回路により２値判定された０のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値を演算する値演算回路と、前記判定帰還等化回路の等化係数及び前記値演算回路により演算された前記電圧値の中央値若しくは平均値を基に前記判定帰還等化回路の出力データの位相差を演算する位相差演算回路とを有し、前記第１の位相調整回路は、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整し、前記第２の位相調整回路は、前記位相検出回路により検出された位相情報及び前記位相差演算回路により演算された位相差を基に前記第２のクロック信号の位相を調整する。

位相差演算回路により演算された位相差を基に第２のクロック信号の位相を調整することにより、適切な位相のセンタデータに対して判定を行うことができ、判定エラー率を低減することができる。また、通常の受信動作時に、判定帰還等化回路の出力データの位相差を演算することができるので、温度や経年劣化などの環境変化に対応した位相差を演算でき、安定的に受信特性を維持できる。

図１は、第１の実施形態による受信回路の構成例を示す図である。 図２は、図１の等化回路の構成例を示す回路図である。 図３は、図１のサンプリング回路の構成例を示す回路図である。 図４は、サンプリング回路の出力を示す図である。 図５は、図１の判定帰還等化回路の構成例を示す図である。 図６（Ａ）はサンプリング回路の出力を示す図であり、図６（Ｂ）は判定帰還等化回路の出力を示す図である。 図７は、図１のエラー調整回路の構成例を示す図である。 図８は、エラー調整回路の動作を説明するための図である。 図９は、図１の位相差演算回路の演算方法を説明するための図である。 図１０（Ａ）〜（Ｄ）は、図１の位相検出回路を説明するための図である。 図１１は、図１の第１の位相調整回路の構成例を示す回路図である。 図１２は、第２の実施形態による受信回路の構成例を示す図である。 図１３（Ａ）はサンプリング回路の出力を示す図であり、図１３（Ｂ）は判定帰還等化回路の出力を示す図である。 図１４は、図１２の位相差演算回路の演算方法を説明するための図である。

（第１の実施形態）
図１は、第１の実施形態による受信回路の構成例を示す図である。受信回路は、例えば、集積回路チップ内又はチップ間（装置内又は装置間）でビットレートの高い信号を送受信する高速入出力（Ｉ／Ｏ）回路の受信回路である。受信回路は、高データレートの入力データ信号Ｄｉを基にクロック信号及びデータを再生（ＣＤＲ：Clock and Data Recovery）する。

等化回路１０１は、等化係数Ｃｚを基に、入力データ信号Ｄｉを等化し、その等化した入力データ信号Ｄｉ１をサンプリング回路１０２に出力する。受信回路は、送信回路から伝送路を介して、入力データ信号Ｄｉを入力する。送信回路が２値のパルス信号を送信すると、伝送路の特性により、受信回路は、パルス信号の立ち上がり速度及び立ち下がり速度が遅い入力データ信号Ｄｉを入力する。等化回路１０１は、伝送路の特性を除去するように、入力データ信号Ｄｉを等化することにより、送信回路の送信パルス信号に近付けた入力データ信号Ｄｉ１を出力する。入力データ信号Ｄｉ１は、入力データ信号Ｄｉに対して、立ち上がり速度及び／又は立ち下がり速度が速い信号である。

図２は、図１の等化回路１０１の構成例を示す回路図である。図１はシングルエンド信号の例を示すが、図２の等化回路１０１は差動信号の例を示す。差動入力データ信号Ｄｉ及び／Ｄｉは、相互に位相が反転した信号である。差動入力データ信号Ｄｉ１及び／Ｄｉ１は、相互に位相が反転した信号である。等化回路１０１は、差動入力データ信号Ｄｉ及び／Ｄｉを入力し、差動入力データ信号Ｄｉ１及び／Ｄｉ１を出力する。

抵抗２０１は、電源電圧ノード及び入力データ信号／Ｄｉ１のノード間に接続される。抵抗２０２は、電源電圧ノード及び入力データ信号Ｄｉ１のノード間に接続される。ｎチャネル電界効果トランジスタ２０３は、ドレインが入力データ信号／Ｄｉ１のノードに接続され、ゲートが入力データ信号Ｄｉのノードに接続される。ｎチャネル電界効果トランジスタ２０４は、ドレインが入力データ信号Ｄｉ１のノードに接続され、ゲートが入力データ信号／Ｄｉのノードに接続される。可変抵抗２０５は、トランジスタ２０３のソース及びトランジスタ２０４のソース間に接続され、等化係数Ｃｚに応じて抵抗値が変化する。可変容量２０６は、トランジスタ２０３のソース及びトランジスタ２０４のソース間に接続され、等化係数Ｃｚに応じて容量値が変化する。定電流源２０７は、トランジスタ２０３及び２０４のソースの相互接続点とグランド電位ノードとの間に接続される。

図２では、等化回路１０１の例として、ＣＴＬＥ（Continuous Time Linear Equalizer）回路を示す。この回路は、差動入力トランジスタ２０３及び２０４のソース間の可変抵抗２０５により、低周波成分の利得を下げ、等価的に高周波成分を強調し、入力データ信号の高周波成分を復元する。強調する利得や周波数特性は、等化係数Ｃｚにより可変容量２０６の容量値及び／又は可変抵抗２０５の抵抗値を変えることにより調整される。

図１のサンプリング回路１０２は、入力データ信号Ｄｉ１に対して、第１のクロック信号ＣＫ１に同期してバウンダリデータＢｓをサンプリングし、第２のクロック信号ＣＫ２に同期してセンタデータＤｓ及びエラー用データＥｓをサンプリングする。

図３は、図１のサンプリング回路１０２の構成例を示す回路図である。スイッチ３０２は、第１のクロック信号ＣＫ１がハイレベルになると、入力データ信号Ｄｉ１のノードを容量３０４に接続し、第１のクロック信号ＣＫ１がローレベルになると、入力データ信号Ｄｉ１のノードを容量３０４から切り離す。スイッチ３０１は、第２のクロック信号ＣＫ２がハイレベルになると、入力データ信号Ｄｉ１のノードを容量３０３に接続し、第２のクロック信号ＣＫ２がローレベルになると、入力データ信号Ｄｉ１のノードを容量３０３から切り離す。オペアンプ３０６は、容量３０４の電圧を増幅して、バウンダリデータＢｓを出力する。オペアンプ３０５は、容量３０３の電圧を増幅して、センタデータＤｓ及びエラー用データＥｓを出力する。センタデータＤｓ及びエラー用データＥｓは、相互に同一のデータである。

クロック信号ＣＫ１及びＣＫ２は、相互に位相が反転した信号である。サンプリング回路１０２は、クロック信号ＣＫ１及びＣＫ２によりインターリーブ動作する。図４に示すように、サンプリング回路１０２は、クロック信号ＣＫ１の立ち上がりエッジに同期して、入力データ信号Ｄｉ１をタイミングＰ１でサンプリングすることによりバウンダリデータ４０１（Ｂｓ）を出力し、クロック信号ＣＫ２の立ち上がりエッジに同期して、入力データ信号Ｄｉ１をタイミングＰ２でサンプリングすることによりセンタデータＤｓを出力する。なお、インターリーブ数は、２に限定されるものではなく、２×ｎ（ｎは整数）での構成が可能であり、回路の動作速度に応じて決定される。また、図４では、２相クロック信号ＣＫ１及びＣＫ２の例を示したが、その周波数を１／２にした４相クロック信号を用いてもよい。

図４において、入力データ信号Ｄｉ１の波形は、横軸が時間を表し、縦軸が振幅値を示す。横軸の時間は、ユニットインターバル（ＵＩ）で示す。１ＵＩは、入力データ信号Ｄｉ１の１ビット時間であり、隣接する２個のデータバウンダリ時刻（データ遷移時刻）の間の時間である。１［ＵＩ］の周期のデータは、「１０１０１０・・・」のデータ遷移状態を示す。２［ＵＩ］の周期のデータは、「１１００１１００・・・」のデータ遷移状態を示す。タイミングＰ１は、隣接する２個のデータの境界のタイミングを示すバウンダリデータタイミングである。タイミングＰ２は、１個のデータのセンタのタイミングを示すセンタデータタイミングである。タイミングＰ１及びＰ２は、相互に０．５［ＵＩ］の位相差を有する。

図１の判定帰還等化回路（ＤＦＥ：Decision Feedback Equalizer）１０３は、等化係数Ｃｄを用いて、サンプリング回路１０２によりサンプリングされたセンタデータＤｓを等化及び２値判定し、２値のセンタデータＤｄを出力する。センタデータＤｄは、「０」又は「１」の２値である。例えば、データ「１」は振幅値が正のデータであり、データ「０」は振幅値が負のデータである。等化回路１０１は一次等化回路であり、判定帰還等化回路１０３は二次等化回路である。

図５は、図１の判定帰還等化回路１０３の構成例を示す図である。判定帰還等化回路１０３は、等化係数Ｃｄを入力し、第１の等化係数「＋Ｃｄ」を比較回路５０１に与え、第２の等化係数「−Ｃｄ」を比較回路５０２に与える。比較回路５０１は、センタデータＤｓと第１の等化係数「＋Ｃｄ」との比較結果を出力する。具体的には、比較回路５０１は、センタデータＤｓが第１の等化係数「＋Ｃｄ」より大きい場合にはデータ「１」を出力し、センタデータＤｓが第１の等化係数「＋Ｃｄ」より小さい場合にはデータ「０」を出力する。比較回路５０２は、センタデータＤｓと第２の等化係数「−Ｃｄ」との比較結果を出力する。具体的には、比較回路５０２は、センタデータＤｓが第２の等化係数「−Ｃｄ」より大きい場合にはデータ「１」を出力し、センタデータＤｓが第２の等化係数「−Ｃｄ」より小さい場合にはデータ「０」を出力する。セレクタ５０３は、フリップフロップ回路５０４に記憶されているデータが「１」の場合には、比較回路５０１の出力データを選択し、フリップフロップ回路５０４に記憶されているデータが「０」の場合には、比較回路５０２の出力データを選択し、２値データＤｄを出力する。フリップフロップ回路５０４は、セレクタ５０３の出力データＤｄを記憶する。すなわち、セレクタ５０３は、フリップフロップ回路５０４に記憶されている前回の出力データＤｄに応じて、比較回路５０１又は５０２の出力データを選択する。

図６（Ａ）は、図４に対応する図である。データ遷移６０１は、「１１００１１００・・・」のデータパターンにおいて、前回のデータ「１」から今回のデータ「１」又は「０」への遷移を示す。この場合、データ遷移６０１の中心振幅値４１１は、振幅値「０」より上に位置する。したがって、前回のデータが「１」の場合には、比較回路５０１は、第１の等化係数４１１（＝「＋Ｃｄ」）より大きい場合にはデータ「１」を出力し、第１の等化係数４１１（＝「＋Ｃｄ」）より小さい場合にはデータ「０」を出力する。

データ遷移６０２は、「１１００１１００・・・」のデータパターンにおいて、前回のデータ「０」から今回のデータ「１」又は「０」への遷移を示す。この場合、データ遷移６０２の中心振幅値４１３は、振幅値「０」より下に位置する。したがって、前回のデータが「０」の場合には、比較回路５０２は、第２の等化係数４１３（＝「−Ｃｄ」）より大きい場合にはデータ「１」を出力し、第２の等化係数４１３（＝「−Ｃｄ」）より小さい場合にはデータ「０」を出力する。

図５の判定帰還等化回路１０３は、１タップの判定帰還等化回路である。セレクタ５０３は、前回の出力データＤｄに応じて選択することにより、高速処理が可能になる。なお、判定帰還等化回路１０３は、１タップに限定されるものではなく、複数タップでも実現可能である。例えば、２タップの判定帰還等化回路１０３の場合は、４個の比較回路５０１，５０２等を設け、１ビット前と２ビット前の出力データＤｄに応じて、４個の比較回路５０１，５０２等の出力データのうちの１個を選択する。同様に、ｍタップの判定帰還等化回路１０３の場合は、２^m個の比較回路５０１及び５０２等が必要となる。

図６（Ａ）はサンプリング回路１０２の出力データを示す図であり、図６（Ｂ）は判定帰還等化回路１０３の出力データを示す図である。図６（Ｂ）に示すように、判定帰還等化回路１０３は、振幅値「０」の閾値４１２を用いて、データ遷移６０１及び６０２のデータを判定していることと等価になる。図６（Ａ）のタイミングＰ１のデータ４０１は、バウンダリデータＢｓである。図６（Ｂ）のタイミングＰ２のデータ４０３は、センタデータＤｄである。図６（Ａ）のセンタデータタイミングＰ２は、データのセンタ位相に位置するが、図６（Ｂ）のセンタデータタイミングＰ２のデータ４０３は、データのセンタ位相より遅れた位置（右側の位置）にずれている。これは、判定帰還等化回路１０３の等化処理によるものである。判定帰還等化回路１０３は、データのセンタ位相のサンプリングデータを判定すれば判定エラー率が低くなるが、ずれたタイミングＰ２のサンプリングデータ４０３を判定すれば判定エラー率が増加してしまう。そこで、センタデータ４０３のサンプリングタイミングＰ２を調整することにより、判定帰還等化回路１０３の判定エラー率を低減する方法を、以下、説明する。

図１の第１の比較回路１０４は、サンプリング回路１０２によりサンプリングされたバウンダリデータＢｓを２値判定し、２値のバウンダリデータを出力する。具体的には、第１の比較回路１０４は、バウンダリデータＢｓの振幅値が「０」より大きい場合には「１」を出力し、バウンダリデータＢｓの振幅値が「０」より小さい場合には「０」を出力する。

減算器１１５は、サンプリング回路１０２によりサンプリングされたエラー用データＥｓ（＝センタデータＤｓ）の電圧値から電圧中央値Ｖｅを減算し、その減算結果の電圧値をアナログデジタル変換器１０５に出力する。アナログデジタル変換器１０５は、減算器１１５の出力電圧値をアナログからデジタルに変換し、デジタルの電圧値を出力する。

逆多重化回路１０６は、判定帰還等化回路１０３、第１の比較回路１０４及びアナログデジタル変換器１０５の出力データを逆多重化し、それぞれ、センタデータＤｏ、バウンダリデータＢｓ１及びエラー用データＥｓ１を出力する。すなわち、逆多重化回路１０６は、高周波数のシリアル信号を低周波数のパラレル信号に変換する。逆多重化回路１０６の出力データは、データレートが低くなるので、その後段の位相検出回路１０７、位相差演算回路１０９、適応ロジック回路１１３及びエラー調整回路１１４は低速処理が可能になる。センタデータＤｏは、受信回路の出力データとなる。

図７は、図１のエラー調整回路１１４の構成例を示す図である。エラー調整回路１１４は、センタデータＤｏ及びエラー用データＥｓ１を入力し、電圧中央値Ｖｅを減算器１１５に出力し、電圧中央値ＥＲ１を位相差演算回路１０９及び適応ロジック回路１１３に出力する。エラー調整回路１１４は、セレクタ７１１ａ，７１１ｂ、レジスタ７１２ａ，７１２ｂ、加算器７１３ａ，７１３ｂ、セレクタ７１４及びデジタルアナログ変換器７１５を有する。

セレクタ７１１ａは、センタデータＤｏが「０」の場合には「０」のデータを出力し、センタデータＤｏが「１」の場合にはエラー用データＥｓ１を出力する。加算器７１３ａは、レジスタ７１２ａに格納されている前回のデータと、セレクタ７１１ａが出力する今回のデータとを加算し、電圧中央値ＥＲ１を出力する。レジスタ７１２ａには、セレクタ７１１ａの出力データが格納される。

セレクタ７１１ｂは、センタデータＤｏが「０」の場合にはエラー用データＥｓ１を出力し、センタデータＤｏが「１」の場合には「０」のデータを出力する。加算器７１３ｂは、レジスタ７１２ｂに格納されている前回のデータと、セレクタ７１１ｂが出力する今回のデータとを加算し、電圧中央値ＥＲ０を出力する。レジスタ７１２ｂには、セレクタ７１１ｂの出力データが格納される。

セレクタ７１４は、センタデータＤｏが「１」の場合には電圧中央値ＥＲ１をデジタルアナログ変換器７１５に出力し、センタデータＤｏが「０」の場合には電圧中央値ＥＲ０をデジタルアナログ変換器７１５に出力する。デジタルアナログ変換器７１５は、セレクタ７１４が出力する電圧中央値をデジタルからアナログに変換し、アナログの電圧中央値Ｖｅを図１の減算器１１５に出力する。

図８は、エラー調整回路１１４の動作を説明するための図であり、図６（Ａ）に対応し、サンプリング回路１０２の出力を示す図である。データ遷移８１１〜８１４の場合、判定帰還等化回路１０３は、サンプリングタイミングＰ２でサンプリングされたセンタデータＤｓを２値判定し、「１」のセンタデータＤｄを出力する。この場合、センタデータＤｏも「１」である。センタデータＤｏが「１」の場合、データ遷移８１１〜８１４において、サンプリングタイミングＰ２のセンタデータＤｓ（＝エラー用データＥｓ）の電圧値の中央値は電圧中央値ＥＲ１になる。電圧中央値ＥＲ１は正値である。

同様に、データ遷移８２１〜８２４の場合、判定帰還等化回路１０３は、サンプリングタイミングＰ２でサンプリングされたセンタデータＤｓを２値判定し、「０」のセンタデータＤｄを出力する。この場合、センタデータＤｏも「０」である。センタデータＤｏが「０」の場合、データ遷移８２１〜８２４において、サンプリングタイミングＰ２のセンタデータＤｓ（＝エラー用データＥｓ）の電圧値の中央値は電圧中央値ＥＲ０になる。電圧中央値ＥＲ０は負値である。

図１において、電圧中央値Ｖｅの初期値は、例えば０であるので、エラー用データＥｓ１はエラー用データＥｓと同じ値になる。まず、センタデータＤｏが「１」の場合を説明する。センタデータＤｏが「１」の場合、図８のデータ遷移８１１〜８１４に示すように、サンプリングタイミングＰ２のセンタデータＤｓ（＝エラー用データＥｓ１）は正値である。図７において、センタデータＤｏが「１」の場合、セレクタ７１１ａはエラー用データＥｓ１を出力し、セレクタ７１１ｂは「０」のデータを出力する。レジスタ７１２ａ及び７１２ｂの初期値は例えば「０」であるので、加算器７１３ａはエラー用データＥｓ１を電圧中央値ＥＲ１として出力し、加算器７１３ｂは「０」のデータを電圧中央値ＥＲ０として出力する。セレクタ７１４は、センタデータＤｏが「１」の場合、電圧中央値ＥＲ１を出力する。この場合、電圧中央値Ｖｅは、エラー用データＥｓ１と同じ値になる。

次に、センタデータＤｏが「０」の場合を説明する。電圧中央値Ｖｅの初期値は、例えば０であるので、エラー用データＥｓ１はエラー用データＥｓと同じ値になる。センタデータＤｏが「０」の場合、図８のデータ遷移８２１〜８２４に示すように、サンプリングタイミングＰ２のセンタデータＤｓ（＝エラー用データＥｓ１）は負値である。図７において、センタデータＤｏが「０」の場合、セレクタ７１１ａは「０」のデータを出力し、セレクタ７１１ｂはエラー用データＥｓ１を出力する。レジスタ７１２ａ及び７１２ｂの初期値は例えば「０」であるので、加算器７１３ａは「０」のデータを電圧中央値ＥＲ１として出力し、加算器７１３ｂはエラー用データＥｓ１を電圧中央値ＥＲ０として出力する。セレクタ７１４は、センタデータＤｏが「０」の場合、電圧中央値ＥＲ０を出力する。この場合、電圧中央値Ｖｅは、エラー用データＥｓ１と同じ値になる。

上記の処理を繰り返すことにより、電圧中央値ＥＲ１はセンタデータＤｏが「１」の場合のエラー用データＥｓの電圧値の中央値に収束し、電圧中央値ＥＲ０はセンタデータＤｏが「０」の場合のエラー用データＥｓの電圧値の中央値に収束する。セレクタ７１１ａ、レジスタ７１２ａ及び加算器７１３ａは、判定帰還等化回路１０３により２値判定された「１」のデータに対応するセンタデータＤｓ（＝エラー用データＥｓ）の２値判定の前の電圧値の中央値を演算する第１の値演算回路である。セレクタ７１１ｂ、レジスタ７１２ｂ及び加算器７１３ｂは、判定帰還等化回路１０３により２値判定された「０」のデータに対応するセンタデータＤｓ（＝エラー用データＥｓ）の２値判定の前の電圧値の中央値を演算する第２の値演算回路である。エラー調整回路１１３は、電圧中央値Ｖｅを演算する値演算回路である。

図９は、図１の位相差演算回路１０９の演算方法を説明するための図である。ゼロクロスポイント９１１は、バウンダリデータのサンプリングタイミングＰ１において、データ遷移が振幅値「０」でクロスするポイントである。センタデータ９１２は、センタデータのサンプリングタイミングＰ２において、振幅値が電圧中央値ＥＲ１であるセンタデータである。センタデータ９１３は、センタデータのサンプリングタイミングＰ２において、振幅値が電圧中央値ＥＲ０であるセンタデータである。センタデータ９１２及びゼロクロスポイント９１１の位相差は０．５［ＵＩ］である。センタデータ９１３及びゼロクロスポイント９１１の位相差も０．５［ＵＩ］である。

図６（Ｂ）において、センタデータ４０３は、上記のように、判定帰還等化回路１０３の等化処理により、データのセンタ位相に対して位相差Ｓｈのずれを有する。図９に示すように、位相差演算回路１０９は、等化係数Ｃｄ及び電圧中央値ＥＲ１を基に、次式により、位相差Ｓｈを演算することができる。
Ｓｈ＝Ｃｄ×０．５［ＵＩ］／ＥＲ１

ここで、電圧中央値ＥＲ０の絶対値は、電圧中央値ＥＲ１の絶対値とほぼ同じになる。したがって、センタデータＤｏが「１」場合も「０」の場合も、上式により位相差Ｓｈを演算することができる。

なお、位相差演算回路１０９は、等化係数Ｃｄ及び電圧中央値ＥＲ０を基に、次式により、位相差Ｓｈを演算してもよい。
Ｓｈ＝−Ｃｄ×０．５［ＵＩ］／ＥＲ０

図１の適応ロジック回路１１３は、センタデータＤｏ及び電圧中央値ＥＲ１を基に等化係数Ｃｚ及び等化係数Ｃｄを演算し、等化係数Ｃｚ及び等化係数Ｃｄを出力する。適応ロジック回路１１３は、例えばＬＭＳ（Least Mean Square）アルゴリズムなどで逐次的に等化係数Ｃｄなどの最適化を行う。

図１の位相検出回路１０７は、センタデータＤｏ及びバウンダリデータＢｓ１を入力し、センタデータＤｏ及びバウンダリデータＢｓ１を基に入力データ信号Ｄｉの位相情報ＵＤを検出して出力する。

図１０（Ａ）は、図１の位相検出回路１０７の構成例を示す回路図である。位相検出回路１０７は、排他的論理和（ＸＯＲ）回路９０１及び９０２を有する。図１０（Ｃ）及び（Ｄ）に示すように、センタデータＤｏ［０］は、第１のサイクルのセンタデータＤｏである。センタデータＤｏ［１］は、その次の第２のサイクルのセンタデータＤｏである。バウンダリデータＢｓ１［０］は、センタデータＤｏ［０］及びＤｏ［１］の間のバウンダリデータＢｓ１である。排他的論理和回路９０１は、センタデータＤｏ［１］及びバウンダリデータＢｓ１［０］の排他的論理和データをビットＵＰとして出力する。排他的論理和回路９０２は、センタデータＤｏ［０］及びバウンダリデータＢｓ１［０］の排他的論理和データをビットＤＮとして出力する。位相検出回路１０７は、図１０（Ｂ）に示すように、データＤｏ［０］、Ｄｏ［１］及びＢｓ１［０］を入力し、２ビット位相データＵＰ及びＤＮを出力する。２ビット位相データＵＰ及びＤＮは、図１の位相情報ＵＤに対応する。

図１０（Ｃ）は、ダウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）より早い場合の例を示す図である。例えば、センタデータＤｏ［０］及びバウンダリデータＢｓ１［０］が「１」であり、その次のセンタデータＤｏ［１］が「０」である。この場合は、ダウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）より早いので、サンプリング位相を遅らせるため、「１」のダウンビットＤＮが出力される。

図１０（Ｄ）は、ダウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）より遅い場合の例を示す図である。例えば、センタデータＤｏ［０］が「０」であり、バウンダリデータＢｓ１［０］及びその次のセンタデータＤｏ［１］が「１」である。この場合は、ダウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）より遅いので、サンプリング位相を早めるため、「１」のアップビットＵＰが出力される。

以上のように、位相検出回路１０７は、データ値の変化があったときにバウンダリデータＢｓ１［０］がその前のセンタデータＤｏ［０］又はその後のセンタデータＤｏ［１］のどちらと同じかにより位相のずれを検出する。なお、図１０（Ａ）〜（Ｄ）では、連続する２ビットデータ間の構成のみ示しているが、実際には逆多重化回路１０６により複数ビットのデータとなっており、それぞれのデータ間で位相検出を行う。

図１のフィルタ１０８は、ローパスフィルタであり、位相検出回路１０７により検出された位相情報ＵＤをローパスフィルタリングし、位相情報Ｐｈを出力する。フィルタ１０８は、高周波ノイズを除去し、平均化した位相情報Ｐｈを出力することができる。フィルタ１０８を用いることにより、位相情報Ｐｈの急激な変化を防止し、位相情報Ｐｈの変化を緩やかにすることができる。

第１の位相調整回路１１１は、位相情報Ｐｈに応じて、基準クロック信号ＣＫを用いて第１のクロック信号ＣＫ１の位相を調整する。上記のアップビットＵＰが「１」である場合には、第１のクロック信号ＣＫ１の位相が早くなるように制御される。上記のダウンビットＤＮが「１」である場合には、第１のクロック信号ＣＫ１の位相が遅くなるように制御される。これにより、図１０（Ｃ）及び（Ｄ）のバウンダリデータＢｓ１［０］の位相がバウンダリ位相（データ遷移位相）に一致するように制御される。

減算器１１０は、位相情報Ｐｈと０．５［ＵＩ］とを加算し、その加算結果から位相差Ｓｈを減算することにより、位相情報Ｐｈ１を出力する。第２の位相調整回路１１２は、位相情報Ｐｈ１に応じて、基準クロック信号ＣＫを用いて第２のクロック信号ＣＫ２の位相を調整する。上記と同様に、上記のアップビットＵＰが「１」である場合には、第２のクロック信号ＣＫ２の位相が早くなるように制御される。上記のダウンビットＤＮが「１」である場合には、第２のクロック信号ＣＫ２の位相が遅くなるように制御される。また、図４に示すように、センタデータ位相Ｐ２は、バウンダリデータ位相Ｐ１に対して０．５［ＵＩ］遅れた位相であるので、減算器１１０は０．５［ＵＩ］を加算する。また、図６（Ｂ）に示すように、減算器１１０は位相差Ｓｈを補正することにより、センタデータ４０３の位相を適切なセンタ位相に変更することができる。

図４において、第１のクロック信号ＣＫ１及び第２のクロック信号ＣＫ２は位相調整前のクロック信号の例を示し、第１のクロック信号ＣＫ１ａ及び第２のクロック信号ＣＫ２ａは位相調整後のクロック信号の例を示す。位相調整前では、第２のクロック信号ＣＫ２は、第１のクロック信号ＣＫ１に対して０．５［ＵＩ］遅れている。ここで、位相差演算回路１０９により位相差Ｓｈが演算された場合、位相調整後の第１のクロック信号ＣＫ１ａは、位相調整前の第１のクロック信号ＣＫ１と位相が同じである。これに対し、位相調整後の第２のクロック信号ＣＫ２ａは、位相調整前の第２のクロック信号ＣＫ２に対して位相差Ｓｈ進んだ位相に調整される。位相調整後、サンプリング回路１０２は、第１のクロック信号ＣＫ１ａの立ち上がり位相Ｐ１に同期してバウンダリデータＢｓをサンプリングし、第２のクロック信号ＣＫ２ａの立ち上がり位相Ｐ３に同期してセンタデータＤｓ及びエラー用データＥｓをサンプリングする。位相差Ｓｈの調整を行うことにより、判定帰還等化回路１０３の判定エラー率を低減することができる。

図１１は、図１の第１の位相調整回路１１１の構成例を示す回路図である。第１の位相調整回路１１１は、位相補間回路により構成される。４相基準クロック信号ＣＫ０，ＣＬ９０，ＣＬ１８０，ＣＬ２７０は、図１の基準クロック信号ＣＫに対応する。クロック信号ＣＫ０は０度の位相のクロック信号であり、クロック信号ＣＬ９０は９０度の位相のクロック信号であり、クロック信号ＣＬ１８０は１８０度の位相のクロック信号であり、クロック信号ＣＬ２７０は２７０度の位相のクロック信号である。差動アンプ１１０１は、電流源１１０３に接続され、差動クロック信号ＣＬ０及びＣＬ１８０を増幅し、ノードＮ１及びＮ２の差動クロック信号を出力する。差動アンプ１１０２は、電流源１１０４に接続され、差動クロック信号ＣＬ９０及びＣＬ２７０を増幅し、ノードＮ１及びＮ２の差動クロック信号を出力する。差動アンプ１１０５は、ノードＮ１及びＮ２の差動クロック信号を増幅し、差動クロック信号ＣＫ１及び／ＣＫ１を出力する。差動クロック信号ＣＫ１及び／ＣＫ１は、相互に位相が反転した信号であり、図１の第１のクロック信号ＣＫ１に対応する。

電流源１１０３及び１１０４は、位相情報Ｐｈに応じて、電流比が制御される。この電流比に応じた重み付けで、差動アンプ１１０１の出力信号と差動アンプ１１０２の出力信号とがノードＮ１及びＮ２で加算される。

電流源１１０３及び１１０４の電流比が１：０の場合、第１のクロック信号ＣＫ１は、０度のクロック信号ＣＬ０と同じ位相になる。また、第１のクロック信号／ＣＫ１は、１８０度のクロック信号ＣＬ１８０と同じ位相になる。

また、電流源１１０３及び１１０４の電流比が０：１の場合、第１のクロック信号ＣＫ１は、９０度のクロック信号ＣＬ９０と同じ位相になる。また、第１のクロック信号／ＣＫ１は、２７０度のクロック信号ＣＬ２７０と同じ位相になる。

上記のように、位相情報Ｐｈに応じて、電流源１１０３及び１１０４の電流比を制御することにより、０度〜３６０度の任意の位相の第１のクロック信号ＣＫ１又は／ＣＫ１を生成することができる。

上記では、第１の位相調整回路１１１の構成を例に説明したが、第２の位相調整回路１１２の構成も第１の位相調整回路１１１の構成と同様である。

本実施形態によれば、位相差演算回路１０９により演算された位相差Ｓｈを基に第２のクロック信号ＣＫ２の位相を調整することにより、適切な位相のセンタデータＤｓに対して判定を行うことができ、判定エラー率を低減することができる。また、通常の受信動作時に、判定帰還等化回路１０３の出力データの位相差Ｓｈを演算することができるので、温度や経年劣化などの環境変化に対応した位相差Ｓｈを演算でき、安定的に受信特性を維持できる。

なお、上記の電圧中央値ＥＲ０、電圧中央値ＥＲ１及び電圧中央値Ｖｅは、それぞれ、電圧平均値ＥＲ０、電圧平均値ＥＲ１及び電圧平均値Ｖｅでもよい。すなわち、中央値の代わりに、平均値を使用してもよい。その場合、エラー調整回路１１４は、電圧平均値ＥＲ０、電圧平均値ＥＲ１及び電圧平均値Ｖｅを生成及び出力する。平均値の場合も、中央値の場合と同様の効果を得ることができる。

（第２の実施形態）
図１２は、第２の実施形態による受信回路の構成例を示す図である。本実施形態（図１２）は、第１の実施形態（図１）に対し、減算器１１５、アナログデジタル変換器１０５及びエラー調整回路１１４を削除し、加算器１２０１、第３の位相調整回路１２０２、第２の比較回路１２０３及び第３の比較回路１２０４を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

加算器１２０１は、位相情報Ｐｈと０．５［ＵＩ］とを加算し、位相情報Ｐｈ２を出力する。第３の位相調整回路１２０２は、位相情報Ｐｈ２に応じて、基準クロック信号ＣＫを用いて第３のクロック信号ＣＫ３の位相を調整する。サンプリング回路１０２は、第３のクロック信号ＣＫ３に同期してエラー用データＸｓをサンプリングする。

第２の比較回路１２０３は、サンプリング回路１０２によりサンプリングされたエラー用データＥｓ（＝センタデータＤｓ）を第１の閾値Ｃｅと比較し、２値のエラー用データを出力する。具体的には、第２の比較回路１２０３は、エラー用データＥｓの絶対値が閾値Ｃｅより小さい場合にはエラー用データ「１」を出力し、エラー用データＥｓの絶対値が閾値Ｃｅより大きい場合にはエラー用データ「０」を出力する。

第３の比較回路１２０４は、サンプリング回路１０２によりサンプリングされたエラー用データＸｓを第２の閾値Ｃｘと比較し、２値のエラー用データを出力する。具体的には、第３の比較回路１２０４は、エラー用データＸｓの絶対値が閾値Ｃｘより小さい場合にはエラー用データ「１」を出力し、エラー用データＸｓの絶対値が閾値Ｃｘより大きい場合にはエラー用データ「０」を出力する。

逆多重化回路１０６は、判定帰還等化回路１０３、第１の比較回路１０４、第２の比較回路１２０３及び第３の比較回路１２０４の出力データを逆多重化し、それぞれ、センタデータＤｏ、バウンダリデータＢｓ１、エラー用データＥｓ１及びエラー用データＸｓ１を出力する。

適応ロジック回路１１３は、センタデータＤｏ、エラー用データＥｓ１及びＸｓ１を基に等化係数Ｃｚ、第１の閾値Ｃｅ、第２の閾値Ｃｘ及び等化係数Ｃｄを演算し、等化係数Ｃｚ、第１の閾値Ｃｅ、第２の閾値Ｃｘ及び等化係数Ｃｄを出力する。

図１３（Ａ）は、図６（Ａ）に対応し、サンプリング回路１０２の出力を示す図である。バウンダリデータ４０１は、データ遷移６０１及び６０２が振幅値「０」でクロスするゼロクロスポイントの位相に位置する。そのゼロクロスポイント付近のデータ遷移６０１及び６０２の実線部分は、直線に近似することができる。ここで、第１の等化係数４１１は、等化係数Ｃｄであり、既知の値である。ここで、データ遷移６０１及び６０２の実線部分の直線の傾きは、スルーレート（波形の傾き）である。したがって、その直線の傾きが分かれば、その直線の傾き及び等化係数Ｃｄを基に位相差７０２を算出することができる。

図１３（Ｂ）は、図６（Ｂ）に対応し、判定帰還等化回路１０３の出力を示す図であり、センタデータ４０３は、上記のように、判定帰還等化回路１０３の等化処理により、データのセンタ位相に対して位相差７０２のずれを有する。この位相差７０２は、上記のように、直線の傾き及び等化係数Ｃｄを基に算出することができる。センタデータ４０３の位相を位相差７０２だけ早めることにより、データのセンタ位相のセンタデータ４０２を得ることが可能になる。判定帰還等化回路１０３は、データセンタ位相のセンタデータ４０２を判定することにより、判定エラー率を低減することができる。

図１２の位相差演算回路１０９は、上記の位相差７０２を演算する。具体的には、位相差演算回路１０９は、判定帰還等化回路１０３の等化係数Ｃｄ、エラー用データＥｓ１及びセンタデータＤｏを基に、判定帰還等化回路１０３の出力データの位相差Ｓｈを演算する。位相差Ｓｈは、図１３（Ｂ）の位相差７０２に対応する。

図１４は、図１３（Ａ）に対応し、図１２の位相差演算回路１０９の演算方法を説明するための図である。位相差演算回路１０９は、サンプリングタイミングＰ２において、データ遷移６０１及び６０２の直線近似のクロスポイント８０１及び８０２を検出する。タイミングＰ２の０．５［ＵＩ］後では、データ遷移６０１及び６０２が振幅値「０」でクロスする。データ遷移６０１及び６０２の上記のクロスポイント８０１及び８０２を通る実線部分は、直線に近似することができる。適応ロジック回路１１３が第１の閾値Ｃｅを変化させ、第２の比較回路１２０３がエラー用データＥｓ（センタデータＤｓ）の絶対値と第１の閾値Ｃｅとの比較を行い、位相差演算回路１０９は第２の比較回路１２０３の比較結果のエラー用データＥｓ１を入力する。その結果、位相差演算回路１０９は、タイミングＰ２のセンタデータＤｓが＋Ｃｅ〜−Ｃｅの範囲内にあるか否かを知ることができる。第１の閾値Ｃｅを変えることにより、位相差演算回路１０９は、クロスポイント８０１及び８０２の振幅値を知ることができる。第２の閾値Ｃｘは、適応ロジック回路１１３のエラーモニタ用の閾値である。

例えば、クロスポイント８０１の振幅値は、「０．４２」として検出される。また、位相差演算回路１０９は、適応ロジック回路１１３から等化係数Ｃｄとして「０．２２」を入力する。この場合、クロスポイント８０１及びその０．５［ＵＩ］後のゼロクロスポイントを結ぶ実線の直線のスルーレート（傾き）は、０．４２／０．５＝０．８４として、位相差演算回路１０９により演算される。次に、位相差演算回路１０９は、０．２２／０．８４＝０．２６の演算により位相差７０２（Ｓｈ）を演算する。

具体的には、位相差演算回路１０９は、例えば以下の演算を行うことにより、位相差Ｓｈを導出する。ここで、Ｃｄは等化係数であり、ＡＣはクロスポイント８０１又は８０２の振幅値の絶対値である。
Ｓｈ＝Ｃｄ／（２×ＡＣ）
その後の処理は、第１の実施形態と同じである。本実施形態によれば、位相差演算回路１０９により演算された位相差Ｓｈを基に第２のクロック信号ＣＫ２の位相を調整することにより、適切な位相のセンタデータＤｓに対して判定を行うことができ、判定エラー率を低減することができる。また、通常の受信動作時に、判定帰還等化回路１０３の出力データの位相差Ｓｈを演算することができるので、温度や経年劣化などの環境変化に対応した位相差Ｓｈを演算でき、安定的に受信特性を維持できる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

以上の実施形態に関し、さらに以下の付記を開示する。

（付記１）
第１のクロック信号の位相を調整する第１の位相調整回路と、
第２のクロック信号の位相を調整する第２の位相調整回路と、
前記第１のクロック信号に同期してサンプリングされた入力データ信号のバウンダリデータを２値判定する第１の比較回路と、
等化係数を用いて、前記第２のクロック信号に同期してサンプリングされた入力データ信号のセンタデータを等化及び２値判定する判定帰還等化回路と、
前記判定帰還等化回路及び前記第１の比較回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、
前記判定帰還等化回路により２値判定された１のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値、又は前記判定帰還等化回路により２値判定された０のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値を演算する値演算回路と、
前記判定帰還等化回路の等化係数及び前記値演算回路により演算された前記電圧値の中央値若しくは平均値を基に前記判定帰還等化回路の出力データの位相差を演算する位相差演算回路とを有し、
前記第１の位相調整回路は、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整し、
前記第２の位相調整回路は、前記位相検出回路により検出された位相情報及び前記位相差演算回路により演算された位相差を基に前記第２のクロック信号の位相を調整することを特徴とする受信回路。
（付記２）
さらに、入力データ信号に対して、前記第１のクロック信号に同期してバウンダリデータをサンプリングし、前記第２のクロック信号に同期してセンタデータをサンプリングするサンプリング回路を有し、
前記第１の比較回路は、前記サンプリング回路によりサンプリングされたバウンダリデータを２値判定し、
前記判定帰還等化回路は、前記サンプリング回路によりサンプリングされたセンタデータを等化及び２値判定することを特徴とする付記１記載の受信回路。
（付記３）
さらに、前記サンプリング回路によりサンプリングされたセンタデータの電圧値から前記値演算回路により演算された前記電圧値の中央値若しくは平均値を減算する減算器を有し、
前記値演算回路は、前記減算器の出力電圧値の中央値若しくは平均値を演算することを特徴とする付記２記載の受信回路。
（付記４）
前記値演算回路は、
前記判定帰還等化回路により２値判定された１のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値を演算する第１の値演算回路と、
前記判定帰還等化回路により２値判定された０のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値を演算する第２の値演算回路と、
前記判定帰還等化回路により２値判定されたデータが１の場合には前記第１の値演算回路により演算された前記電圧値の中央値若しくは平均値を前記減算器に出力し、前記判定帰還等化回路により２値判定されたデータが０の場合には前記第２の値演算回路により演算された前記電圧値の中央値若しくは平均値を前記減算器に出力するセレクタとを有することを特徴とする付記３記載の受信回路。
（付記５）
前記等化係数は、第１の等化係数及び第２の等化係数を有し、
前記判定帰還等化回路は、前回の出力データに応じて、前記サンプリング回路によりサンプリングされたセンタデータと前記第１の等化係数との比較結果、又は前記サンプリング回路によりサンプリングされたセンタデータと前記第２の等化係数との比較結果を出力することを特徴とする付記１〜４のいずれか１項に記載の受信回路。
（付記６）
さらに、入力データ信号を等化する等化回路を有し、
前記サンプリング回路は、前記等化回路により等化された入力データ信号を入力することを特徴とする付記２記載の受信回路。
（付記７）
さらに、前記位相検出回路により検出された位相情報をフィルタリングするフィルタを有し、
前記第１の位相調整回路は、前記フィルタによりフィルタリングされた位相情報を基に前記第１のクロック信号の位相を調整し、
前記第２の位相調整回路は、前記フィルタによりフィルタリングされた位相情報及び前記位相差演算回路により演算された位相差を基に前記第２のクロック信号の位相を調整することを特徴とする付記１〜６のいずれか１項に記載の受信回路。
（付記８）
さらに、前記判定帰還等化回路の出力データ及び前記値演算回路により演算された前記電圧値の中央値若しくは平均値を基に前記判定帰還等化回路の等化係数を演算する適応ロジック回路を有することを特徴とする付記１〜７のいずれか１項に記載の受信回路。
（付記９）
さらに、前記判定帰還等化回路及び前記第１の比較回路の出力データを逆多重化する逆多重化回路を有し、
前記位相検出回路は、前記逆多重化回路の出力データを基に前記入力データ信号の位相情報を検出することを特徴とする付記１〜８のいずれか１項に記載の受信回路。
（付記１０）
第１のクロック信号の位相を調整する第１の位相調整回路と、
第２のクロック信号の位相を調整する第２の位相調整回路と、
前記第１のクロック信号に同期してサンプリングされた入力データ信号のバウンダリデータを２値判定する第１の比較回路と、
等化係数を用いて、前記第２のクロック信号に同期してサンプリングされた入力データ信号のセンタデータを等化及び２値判定する判定帰還等化回路と、
前記判定帰還等化回路及び前記第１の比較回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路とを有する受信回路の制御方法であって、
前記判定帰還等化回路により２値判定された１のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値、又は前記判定帰還等化回路により２値判定された０のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値を演算し、
前記判定帰還等化回路の等化係数及び前記演算された前記電圧値の中央値若しくは平均値を基に前記判定帰還等化回路の出力データの位相差を演算し、
前記第１の位相調整回路により、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整し、
前記第２の位相調整回路により、前記位相検出回路により検出された位相情報及び前記位相差演算回路により演算された位相差を基に前記第２のクロック信号の位相を調整することを特徴とする受信回路の制御方法。
（付記１１）
第１のクロック信号の位相を調整する第１の位相調整回路と、
第２のクロック信号の位相を調整する第２の位相調整回路と、
第３のクロック信号の位相を調整する第３の位相調整回路と、
前記第１のクロック信号に同期してサンプリングされた入力データ信号のバウンダリデータを２値判定する第１の比較回路と、
前記第２のクロック信号に同期してサンプリングされた入力データ信号のセンタデータを第１の閾値と比較する第２の比較回路と、
前記第３のクロック信号に同期してサンプリングされた入力データ信号のセンタデータを第２の閾値と比較する第３の比較回路と、
等化係数を用いて、前記第２のクロック信号に同期してサンプリングされた入力データ信号のセンタデータを等化及び２値判定する判定帰還等化回路と、
前記判定帰還等化回路の出力データ、前記第２の比較回路の出力データ及び前記第３の比較回路の出力データを基に、前記判定帰還等化回路の等化係数、前記第１の閾値及び前記第２の閾値を出力する適応ロジック回路と、
前記判定帰還等化回路及び前記第１の比較回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、
前記判定帰還等化回路の等化係数及び前記第２の比較回路の比較結果を基に前記判定帰還等化回路の出力データの位相差を演算する位相差演算回路とを有し、
前記第１の位相調整回路は、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整し、
前記第２の位相調整回路は、前記位相検出回路により検出された位相情報及び前記位相差演算回路により演算された位相差を基に前記第２のクロック信号の位相を調整し、
前記第３の位相調整回路は、前記位相検出回路により検出された位相情報を基に前記第３のクロック信号の位相を調整することを特徴とする受信回路。
（付記１２）
第１のクロック信号の位相を調整する第１の位相調整回路と、
第２のクロック信号の位相を調整する第２の位相調整回路と、
第３のクロック信号の位相を調整する第３の位相調整回路と、
前記第１のクロック信号に同期してサンプリングされた入力データ信号のバウンダリデータを２値判定する第１の比較回路と、
前記第２のクロック信号に同期してサンプリングされた入力データ信号のセンタデータを第１の閾値と比較する第２の比較回路と、
前記第３のクロック信号に同期してサンプリングされた入力データ信号のセンタデータを第２の閾値と比較する第３の比較回路と、
等化係数を用いて、前記第２のクロック信号に同期してサンプリングされた入力データ信号のセンタデータを等化及び２値判定する判定帰還等化回路と、
前記判定帰還等化回路の出力データ、前記第２の比較回路の出力データ及び前記第３の比較回路の出力データを基に、前記判定帰還等化回路の等化係数、前記第１の閾値及び前記第２の閾値を出力する適応ロジック回路と、
前記判定帰還等化回路及び前記第１の比較回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路とを有する受信回路の制御方法であって、
前記判定帰還等化回路の等化係数及び前記第２の比較回路の比較結果を基に前記判定帰還等化回路の出力データの位相差を演算し、
前記第１の位相調整回路により、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整し、
前記第２の位相調整回路により、前記位相検出回路により検出された位相情報及び前記位相差演算回路により演算された位相差を基に前記第２のクロック信号の位相を調整し、
前記第３の位相調整回路により、前記位相検出回路により検出された位相情報を基に前記第３のクロック信号の位相を調整することを特徴とする受信回路の制御方法。

１０１ 等化回路
１０２ サンプリング回路
１０３ 判定帰還等化回路
１０４ 第１の比較回路
１０５ アナログデジタル変換器
１０６ 逆多重化回路
１０７ 位相検出回路
１０８ フィルタ
１０９ 位相差演算回路
１１０ 減算器
１１１ 第１の位相調整回路
１１２ 第２の位相調整回路
１１３ 適応ロジック回路
１１４ エラー調整回路
１１５ 減算器

Claims (10)

1. 第１のクロック信号の位相を調整する第１の位相調整回路と、
   第２のクロック信号の位相を調整する第２の位相調整回路と、
   前記第１のクロック信号に同期してサンプリングされた入力データ信号のバウンダリデータを２値判定する第１の比較回路と、
   等化係数を用いて、前記第２のクロック信号に同期してサンプリングされた入力データ信号のセンタデータを等化及び２値判定する判定帰還等化回路と、
   前記判定帰還等化回路及び前記第１の比較回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路と、
   前記判定帰還等化回路により２値判定された１のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値、又は前記判定帰還等化回路により２値判定された０のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値を演算する値演算回路と、
   前記判定帰還等化回路の等化係数及び前記値演算回路により演算された前記電圧値の中央値若しくは平均値を基に前記判定帰還等化回路の出力データの位相差を演算する位相差演算回路とを有し、
   前記第１の位相調整回路は、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整し、
   前記第２の位相調整回路は、前記位相検出回路により検出された位相情報及び前記位相差演算回路により演算された位相差を基に前記第２のクロック信号の位相を調整することを特徴とする受信回路。
2. さらに、入力データ信号に対して、前記第１のクロック信号に同期してバウンダリデータをサンプリングし、前記第２のクロック信号に同期してセンタデータをサンプリングするサンプリング回路を有し、
   前記第１の比較回路は、前記サンプリング回路によりサンプリングされたバウンダリデータを２値判定し、
   前記判定帰還等化回路は、前記サンプリング回路によりサンプリングされたセンタデータを等化及び２値判定することを特徴とする請求項１記載の受信回路。
3. さらに、前記サンプリング回路によりサンプリングされたセンタデータの電圧値から前記値演算回路により演算された前記電圧値の中央値若しくは平均値を減算する減算器を有し、
   前記値演算回路は、前記減算器の出力電圧値の中央値若しくは平均値を演算することを特徴とする請求項２記載の受信回路。
4. 前記値演算回路は、
   前記判定帰還等化回路により２値判定された１のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値を演算する第１の値演算回路と、
   前記判定帰還等化回路により２値判定された０のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値を演算する第２の値演算回路と、
   前記判定帰還等化回路により２値判定されたデータが１の場合には前記第１の値演算回路により演算された前記電圧値の中央値若しくは平均値を前記減算器に出力し、前記判定帰還等化回路により２値判定されたデータが０の場合には前記第２の値演算回路により演算された前記電圧値の中央値若しくは平均値を前記減算器に出力するセレクタとを有することを特徴とする請求項３記載の受信回路。
5. 前記等化係数は、第１の等化係数及び第２の等化係数を有し、
   前記判定帰還等化回路は、前回の出力データに応じて、前記サンプリング回路によりサンプリングされたセンタデータと前記第１の等化係数との比較結果、又は前記サンプリング回路によりサンプリングされたセンタデータと前記第２の等化係数との比較結果を出力することを特徴とする請求項１〜４のいずれか１項に記載の受信回路。
6. さらに、入力データ信号を等化する等化回路を有し、
   前記サンプリング回路は、前記等化回路により等化された入力データ信号を入力することを特徴とする請求項２記載の受信回路。
7. さらに、前記位相検出回路により検出された位相情報をフィルタリングするフィルタを有し、
   前記第１の位相調整回路は、前記フィルタによりフィルタリングされた位相情報を基に前記第１のクロック信号の位相を調整し、
   前記第２の位相調整回路は、前記フィルタによりフィルタリングされた位相情報及び前記位相差演算回路により演算された位相差を基に前記第２のクロック信号の位相を調整することを特徴とする請求項１〜６のいずれか１項に記載の受信回路。
8. さらに、前記判定帰還等化回路の出力データ及び前記値演算回路により演算された前記電圧値の中央値若しくは平均値を基に前記判定帰還等化回路の等化係数を演算する適応ロジック回路を有することを特徴とする請求項１〜７のいずれか１項に記載の受信回路。
9. さらに、前記判定帰還等化回路及び前記第１の比較回路の出力データを逆多重化する逆多重化回路を有し、
   前記位相検出回路は、前記逆多重化回路の出力データを基に前記入力データ信号の位相情報を検出することを特徴とする請求項１〜８のいずれか１項に記載の受信回路。
10. 第１のクロック信号の位相を調整する第１の位相調整回路と、
    第２のクロック信号の位相を調整する第２の位相調整回路と、
    前記第１のクロック信号に同期してサンプリングされた入力データ信号のバウンダリデータを２値判定する第１の比較回路と、
    等化係数を用いて、前記第２のクロック信号に同期してサンプリングされた入力データ信号のセンタデータを等化及び２値判定する判定帰還等化回路と、
    前記判定帰還等化回路及び前記第１の比較回路の出力データを基に前記入力データ信号の位相情報を検出する位相検出回路とを有する受信回路の制御方法であって、
    前記判定帰還等化回路により２値判定された１のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値、又は前記判定帰還等化回路により２値判定された０のデータに対応する前記センタデータの前記２値判定の前の電圧値の中央値若しくは平均値を演算し、
    前記判定帰還等化回路の等化係数及び前記演算された前記電圧値の中央値若しくは平均値を基に前記判定帰還等化回路の出力データの位相差を演算し、
    前記第１の位相調整回路により、前記位相検出回路により検出された位相情報を基に前記第１のクロック信号の位相を調整し、
    前記第２の位相調整回路により、前記位相検出回路により検出された位相情報及び前記位相差演算回路により演算された位相差を基に前記第２のクロック信号の位相を調整することを特徴とする受信回路の制御方法。

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