CN104579618A - 应用于互连系统的方法与相关处理模块 - Google Patents

Abstract

一种应用于互连系统的方法与相关处理模块，提供一前系数调整指示与一后系数调整指示。互连系统包括一发射滤波器与一接收均衡器；发射滤波器依据一前系数与一后系数进行滤波，接收均衡器则依据一均衡系数进行均衡。前系数调整指示包括：以均衡后信号内的多个数据采样与一转态采样形成一指标状态，并比对指标状态是否符合预设状态，据以选择是否增减前系数。后系数调整指示则依据均衡系数的正负号选择是否增减后系数。

Description

应用于互连系统的方法与相关处理模块

技术领域

本发明涉及一种应用于互连系统的方法与相关处理模块，且尤其涉及一种可确实依据互连通道的前后游标响应来为发射端去强化(de-emphasis)滤波系数提供调整指示的方法与相关处理模块。

背景技术

电子电路(如芯片、晶粒、集成电路等)是现代信息社会最重要的硬件基础；不同的电子电路可用通道(channel)连结成互连系统，以经由通道交换信号(如信息、数据、讯息、命令和/或分组等等)，让不同的电子电路能相互协调运作，发挥加成综合的功能。不过，通道本身的特性也会影响信号往来传输的质量。一般而言，通道是低通性质的，故会减抑信号中的高频部分，导致信号失真(distortion)；举例而言，当一个作为发射端的电子电路要经由通道将一方波波形的信号传输至一接收端的电子电路时，接收端接收到的信号波形会是一缓升缓降的波形，已经无法维持方波波形的上升沿与下降沿。在接收端接收到的信号波形中，其缓升部分可视为一前游标(pre-cursor)，其缓升的峰值可视为一主游标，而由峰值缓降的部分则可视为一后游标(post-cursor)。信号失真会进一步造成符元间干扰(ISI，inter-symbolinterference)，影响信号传输的质量，例如说是提高误比特率。

为了补偿通道造成的影响，可在发射端与接收端中分别设置滤波机制与均衡机制。举例而言，发射端的滤波机制可包括一有限脉冲响应(FIR，finiteimpulse response)的滤波器，用以进行去强化(de-emphasis)；接收端的均衡机制则可包括一连续时间线性均衡器(CTLE，continuous time linear equalizer)与一决策反馈均衡器(DFE，decision feedback equalizer)。当发射端要将一待传信号传送至接收端时，发射端滤波器会依据多个滤波系数来为待传信号进行滤波，再将滤波后信号驱动至通道；接收端接收通道传来的信号后，会依据多个均衡系数对接收到的信号进行均衡处理，再由均衡后信号中取还其携载的内容和/或其他信息(如时钟)。

发射端滤波器的滤波系数就代表其滤波的特性；为了有效补偿通道的影响，滤波系数应该要能确实地反映通道的特性，例如是由通道导致的前游标与后游标。不过，在现行的已知技术中，发射端滤波系数的设定与调整均未能完整考虑通道的特性。

发明内容

本发明的目的之一是提供一种应用于一互连系统的方法；此互连系统包括一发射滤波器与一接收均衡器。发射滤波器依据一前系数与一后系数对一第一信号进行滤波以提供一第二信号，接收均衡器依据一均衡系数对第二信号进行均衡处理以提供一第三信号。针对前系数，本发明方法包括：进行多次状态比对步骤以提供多个比对结果；进行一多数判决步骤以依据这些比对结果的多数判决提供一复判决结果；累计多个复判决结果以提供一累计结果；并且，进行一前系数调整指示步骤，以依据累计结果选择是否增减前系数，例如，可依据累计结果是否大于一临限值而选择是否增减前系数。

在进行各状态比对步骤时，可由第三信号中的多个数据采样与一转态采样形成一指标状态，并比对该指标状态是否符合一或多个预设状态的其中之一，据以提供一对应比对结果；其中，该转态采样采样于这些数据采样的其中两个数据采样之间。

针对发射滤波器的后系数，本发明方法可进行一后系数调整指示步骤，依据均衡系数的正负号选择是否增减后系数；举例而言，可在均衡系数大于零时使后系数增大，并在均衡系数小于零时使后系数减少。

本发明的目的之一是提供一种应用于互连系统的处理模块，包括一前系数调整指示模块与一后系数调整指示模块。前系数调整指示模块包括多个状态比对器、一多数判决模块与一累计器。各状态比对器用以由第三信号中的多个数据采样与一转态采样形成一指标状态，并比对此指标状态是否符合一或多个预设状态的其中之一，据以提供一比对结果；其中，转态采样采样于这些数据采样的其中两个数据采样之间。多数判决模块耦接于这些状态比对器与累计器之间，依据这些比对结果的多数判决提供一复判决结果。累计器则累计多个复判决结果以提供一累计结果，使前系数调整指示模块可以依据累计结果选择是否增减前系数，例如说是依据累计结果是否大于一临限值而选择是否增减前系数。

针对后系数，后系数调整指示模块可依据均衡系数的正负号选择是否增减后系数，例如说是在均衡系数大于零时使后系数增大，并在均衡系数小于零时使后系数减少。

为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1举例示意互连系统的通道对信号传输的影响。

图2举例示意符元间干扰。

图3示意的是依据本发明一实施例的互连系统。

图4举例示意图3接收端中的均衡运作。

图5示意的是图3中状态比对器的运作。

图6举例示意图5中各预设状态的意义。

【符号说明】

10：互连系统

12：滤波器

14：通道

16、34：加算器

18a-18b：采样器

20：均衡器

22：截剪器

24、26：解串器

28：处理模块

30、40：调整指示模块

32：正负号提取器

36：延迟器

38：多数判决模块

42：累计器

46：均衡电路

PMF{.}：状态比对器

S、Sx、Sy、Sz、Sd、Serr、Sedg、Sf、CIa、CIb：信号

S[.]、Sx[.]、Sy[.]、Sf[.]、Sd[.]：采样

D[.]：数据采样

B[.]：转态采样

c[.]、h[.]：系数

P{.}、A1-A4：状态

R{.}：比对结果

RV：复判决结果

sv：累计结果

THp、THn：临限值

UI：时段

t0-t3、t[.]：时点

Rx：接收端

Tx：发射端

Wa-Wb、Sz1-Sz4：波形

dLev：电平

具体实施方式

请参考图1，其举例示意通道对信号传输的影响。在图1中，一发射端Tx经一通道14而连接于一接收端Rx，当发射端Tx要发送一信号Sx至接收端时，信号Sx会经由通道14的传播而形成信号Sy，由接收端Rx接收。在图1的例子中，信号Sx在时点t0起以延续一时段UI的方波来携载一个逻辑1符元。由于通道14导致的波形失真，信号Sx中的方波会在信号Sy中呈现一缓升缓降的波形。经接收端Rx对信号Sy的采样，逻辑1符元会对应至时点t[k0]的峰值采样Sy[kp]，形成主游标。相对于主游标，信号Sy在时点t[k0]之前的部分为前游标，例如时点t[k0-1]的采样Sy[k0-1]；信号Sy在时点t[k0]之后的部分为后游标，例如时点t[k0+1]的采样Sy[k0+1]。时点t[k0-1]、t[k0]与t[k0+1]之间的间隔可以等于时段UI。

在理想的情形下，前游标与后游标的强度应该为零，只留下主游标。不过，因为通道特性导致的非理想效应，信号Sy中会留下相当强度的前游标与后游标，并引起符元间干扰。延续图1，请继续参考图2，其举例示意符元间干扰。在图2的例子中，信号Sx在时点t0至t3间携载三个符元，依序为逻辑1、0与1。经由通道14的传递，时点t0至t1间的逻辑1方波会在接收端Rx形成波形Wa，时点t2至t3间的逻辑1方波则在接收端Rx形成波形Wb，而接收端Rx的信号Sy即是由波形Wa与Wb合成，信号Sx中的逻辑1、0与1分别对应信号Sy中的采样Sy[k0]、Sy[k0+1]与Sy[k0+2]。由图2可看出，因为波形Wa的后游标(时点t[k0]后的部分)与波形Wb的前游标(时点t[k0+2]之前的部分)会在时点t[k0+1]加成，故采样Sy[k0+1]的强度不会降到零，使原本应该代表逻辑0的采样Sy[k0+1]会因符元间干扰而被误判为逻辑1。由图1与图2的讨论可知，为了补偿通道的特性并减抑符元间干扰，应该要完整考虑前游标与后游标的影响。

请参考图3，其所示意的是依据本发明一实施例的处理模块28，应用于一互连系统10。互连系统10包括一发射端Tx与一接收端Rx，两者由一通道14连接。发射端Tx中包括有一滤波器12(发射滤波器)，耦接于通道14。接收端Rx中包括有一加算器16、采样器18a与18b、一截剪器22、一均衡电路46与两解串器24及26。处理模块28中包括两调整指示模块30与40，分别作为一后系数调整指示模块与一前系数调整指示模块。调整指示模块30中可以包括一正负号提取器32、一加算器34与一延迟器36。调整指示模块40中则可以包括N个状态比对器PMF{1}、PMF{2}、...、至PMF{N}、一多数判决模块38与一累计器42。

在发射端Tx中，滤波器12可以是一有限脉冲响应的去强化滤波器，例如一个具有至少三系数c[-1]、c[0]与c[1]的滤波器；其中，系数c[-1]可视为一前系数，系数c[1]可视为一后系数。当发射端Tx要将一信号S传输至接收端Rx时，滤波器12会依据系数c[-1]、c[0]与c[1]对信号S进行滤波以提供信号Sx。例如，滤波器12可将系数c[-1]、c[0]与c[1]分别乘至信号S的各采样S[k+1]、S[k]与S[k-1]，并加总为信号Sx中的采样Sx[k]。

发射端Tx发出的信号Sx会经由通道14传递，由接收端Rx接收为信号Sy。举例而言，信号Sy可以是经由一连续时间线性均衡器(未绘示)所初步均衡后的信号。加算器16、截剪器22、采样器18a与均衡电路46也可形成一均衡器20，用以对信号Sy进行进一步的均衡处理并据提供一信号Sd，而此信号Sd中的信息内容就是接收端Rx对信号Sy的判读结果。

在均衡器20(即一接收均衡器)中，加算器16耦接于通道14、均衡器20、截剪器18a与18b以及采样器22之间，用以将信号Sy与另一信号Sf相减，以形成一均衡后的信号Sz。采样器18a耦接信号Sz，用以对信号Sz采样判读以形成信号Sd；举例而言，采样器18a可比较信号Sz中的各采样Sz[k]是否大于一中间电平，若是，则在信号Sd中使采样Sd[k]的内容为逻辑1，若否则使采样Sd[k]等于逻辑0。截剪器22亦耦接信号Sz，依据信号Sz提供一信号Serr，即一正负号误差(signed error)信号；举例而言，若采样Sz[k]被判断为逻辑1，截剪器22可在信号Serr的采样Serr[k]中用+1或-1代表采样Sz[k]大于或小于一电平dLev。

均衡器20中的均衡电路46耦接于采样器18a、截剪器22与加算器16之间，依据多个系数(均衡系数)h[0]、h[1]等等来对信号Sd进行处理，以提供信号Sf。举例而言，均衡电路46可将系数h[0]、h[1]等等分别乘至采样Sd[k]、Sd[k-1]等等，以加总出信号Sf中的采样Sf[k]。由于系数h[1]与之后的系数(如系数h[2]、h[3]等等)用以补偿信号Sy中的后游标部分，故可视为均衡器20的后系数，如系数h[1]即均衡器20的第一后系数。均衡器20可依据信号Serr与Sd来动态地、适应性地调整各系数h[0]、h[1]等等，也可为截剪器22提供电平dLev以反映逻辑1的平均电平。

均衡器20可实现一决策反馈均衡机制，由信号Sy中抵减后游标的影响而形成信号Sz；此均衡机制的作用可用图4来举例说明。如图4所示，向应一逻辑1符元，信号Sy会呈现一缓升缓降波形，在信号Sz的采样Sz[k]反映逻辑1，但其后游标部分仍有相当的信号强度。不过，经由反馈均衡后，信号Sy中的后游标部分会被抵减，使后游标部分对应的采样Sz[k+1]、Sz[k+2]等等可趋近于零，以抑制符元间干扰。为了抵减信号Sy中的后游标部分，均衡器20会使各个后系数追随信号Sy的后游标信号大小；举例而言，因为信号Sy在时点t[k+1]的强度大于时点t[k+2]的强度，故系数h[1]亦大于系数h[2]。

请再度参考图3。由于均衡器20的系数会反映通道响应的后游标大小，本发明的调整指示模块30即可依据均衡器20的系数h[1]来选择是否增减滤波器12的系数c[1]。在本发明的一种实施例中，若系数h[1]为正(大于零)，则调整指示模块30会使系数c[1]增大，例如说是升高1单位；若系数h[1]的值为负(小于零)，调整指示模块30会使系数c[1]减小，例如说是下降1单位。在调整指示模块30中，正负号提取器32耦接均衡器20的系数h[1]，以将系数h[1]的正负反映在一信号CIa中，例如说以+1代表系数h[1]为正，以-1代表系数h[1]为负。加算器34与延迟器36则形成一增减回路，当信号CIa为+1或-1时更新系数c[1]，使其递增或递减1单位。

等效而言，调整指示模块30可进行一后系数调整指示步骤，依据接收端均衡用的系数h[1]选择是否增减发射端的滤波用系数c[1]，并以信号CIa反映系数c[1]的调整方向(增加或减少)。在图3中，正负号提取器32可以设置在接收端Rx，加算器34与延迟器36则可包括在发射端Tx中。在现代的电路互连标准中(例如快速外围组件互连标准，PCI-E)，均已订定了由接收端至发射端的反馈协议，让接收端能将信号接收的情形回传至发射端，以便使发射端能据以改善信号的发送，例如说是调整发射端滤波器的系数。因此，图3中的信号CIa就可利用此种反馈协议而由接收端Rx回传至发射端Tx。

经由调整指示模块30的后系数调整指示运作，发射端Tx的滤波器12可以和接收端Rx的均衡器20协同抵减后游标残存的信号。当后系数调整指示机制使滤波器12的系数c[1]增加，信号Sy中的后游标强度就会减弱，进而使均衡器20的系数h[1]可以降低。

在后系数调整指示模块的另一种实施例中，调整指示模块30是在系数h[1]大于一预设值时才依据系数h[1]的正负调整系数c[1]；当系数h[1]小于该预设值时，调整指示模块30则会使滤波器12的系数c[1]的维持不变。

为了调整接收端滤波器12的另一个系数c[-1]，调整指示模块40会对均衡后信号Sz进行状态比对，辨识信号Sz中是否出现均衡过大(over equalized)及均衡不足(under equalized)的状态，并据以选择是否要增减系数c[-1]。调整指示模块40可整合在接收端Rx中。配合图3，请一并参考图5，其是以状态比对器PMF{n}(图3)为例示意各状态比对器PMF{1}至PMF{N}的运作。在接收端Rx中，采样器18a会依据一数据时钟(未绘示)对信号Sz采样，并将采样结果(即采样Sd[.])输出至信号Sd中；相对地，采样器18b则会依据一转态时钟(未绘示)对信号Sz采样，并将采样结果输出至一信号Sedg中。数据时钟可以是由信号Sy中取还的，转态时钟则可以是与数据时钟落后180度的时钟。解串器26耦接于采样器18a的信号Sd，用以将信号Sd中的采样Sd[.]解串为并列的数据采样D[.]；解串器26则耦接于采样器18b的信号Sedg，用以将信号Sedg中的采样解串为并列的转态采样B[.]。依据数据采样D[.]与转态采样B[.]，即可形成状态P{1}至P{N}以作为指标状态。状态比对器PMF{1}至PMF{N}分别耦接状态P{1}至P{N}，各状态比对器PMF{n}即是用以比对状态P{n}是否符合一或多个预设状态的其中之一，并提供一对应的比对结果R{n}。举例而言，预设状态可以有四个，分别为图5中的状态A1至A4。

如图5所示，在为状态比对器PMF{n}提供的状态P{n}中，采样器18a在时点t[k+(n-1)*L]至t[k+n*L-1]采样到的L个采样会分别成为状态P{n}中排列的数据采样D[k+(n-1)*L]至D[k+n*L-1]；其中，任意两相邻时点t[m]与t[m+1]的间隔时间等于时段UI。采样器18b则会在时点(t[k+(n-1)*L]+UI/2)采样以提供一转态采样B[k+(n-1)*L]，其可在状态P{n}中排列于数据采样D[k+(n-1)*L]与D[k+(n-1)*L+1]之间。亦即，转态采样B[k+(n-1)*L]采样于相邻两数据采样D[k+(n-1)*L]与D[k+(n-1)*L+1]之间。本发明的一实施例中，数目N可以等于4，数目L也可以等于4。

在图5的实施例中，预设状态A1的内容是逻辑1、0、...、0。亦即，若状态P{n}中的采样D[k+(n-1)*L]等于逻辑1，且转态采样B[k+(n-1)*L]与后续数据采样D[k+(n-1)*L+1]至D[k+n*L-1]皆等于逻辑0，则状态P{n}符合预设状态A1，状态比对器PMF{n}可在比对结果R{n}中以+1代表「均衡过大」(图5中以「over」代表)。预设状态A2则可以等于逻辑0、1、...、1；亦即，若状态P{n}中的采样D[k+(n-1)*L]等于逻辑0，且转态采样B[k+(n-1)*L]与后续数据采样D[k+(n-1)*L+1]至D[k+n*L-1]皆等于逻辑1，则状态P{n}符合预设状态A2，状态比对器PMF{n}同样可在比对结果R{n}中以+1代表过均衡。

另一方面，如图5所示，预设状态A3可以等于逻辑1、1、0、...、0，预设状态A4则可以等于逻辑0、0、1、...、1，此两状态A3与A4皆对应于「均衡不足」。亦即，若状态P{n}中的数据采样D[k+(n-1)*L]与转态采样B[k+(n-1)*L]均等于逻辑1，且后续数据采样D[k+(n-1)*L+1]至D[k+n*L-1]皆等于逻辑0，则状态P{n}符合预设状态A3，状态比对器PMF{n}可在比对结果R{n}中以-1代表「均衡不足」(图5中以「under」代表)。同理，若状态P{n}中的数据采样D[k+(n-1)*L]与转态采样B[k+(n-1)*L]均等于逻辑0，且后续数据采样D[k+(n-1)*L+1]至D[k+n*L-1]皆等于逻辑1，则状态P{n}符合预设状态A4，状态比对器PMF{n}可在比对结果R{n}中以-1代表欠均衡。若状态P{n}不符合预设状态A1至A4的其中任何一个，则状态比对器PMF{n}可在比对结果R{n}中以0反映。综合来说，在状态P{n}的(L+1)个采样中(包括L个数据采样与穿插在前两数据采样间的一个转态采样)，若后L个采样的逻辑值相同且和第1个采样的逻辑值相异，则状态比对器PMF{n}可在比对结果R{n}中反映过均衡；若后(L-1)个采样的逻辑值相同且和第1、第2个采样的逻辑值相异，则比对结果R{n}为欠均衡。

延续图3与图5，请一并参考图6，其举例示意各预设状态所对应的波形。如图6所示，当信号Sz(图3)在时点t[k0]、t[k0+1]至t[k0+L-1]所携载的L个符元依序等于逻辑(1，0，...，0)时，若信号Sz呈现波形Sz1，则其在时点t[k0]、(t[k0]+UI/2)、t[k0+1]至t[k0+L-1]所合成呈现的状态会符合状态A1，因为在时点(t[k0]+UI/2)时的转态采样等于逻辑0。当波形Sz1要由时点t[k0]的逻辑1转态至时点(t[k0]+1)后的连续(L-1)个逻辑0时，若对信号Sz的均衡程度过大，波形Sz1会在中间时点(t[k0]+UI/2)之前便太快地下降至逻辑0；亦即，若信号Sz的状态符合状态A1时，就代表信号Sz被过均衡。

相对地，当信号Sz(图3)在时点t[k0]、t[k0+1]至t[k0+L-1]携载的L个符元依序为逻辑(1，0，...，0)时，若信号Sz呈现波形Sz2，则其在时点t[k0]、(t[k0]+UI/2)、t[k0+1]至t[k0+L-1]所合成呈现的状态会符合状态A3，因为在时点(t[k0]+UI/2)时的转态采样等于逻辑1。当波形Sz1要由时点t[k0]的逻辑1转态为时点(t[k0]+1)后的连续(L-1)个逻辑0时，若对信号Sz的均衡程度不足，波形Sz1会在中间时点(t[k0]+UI/2)之后才缓慢地下降至逻辑0。由此可知，若信号Sz的状态符合状态A3时，就代表信号Sz欠均衡。

类似地，当信号Sz在时点t[k0]、t[k0+1]至t[k0+L-1]携载的L个符元依序为逻辑(0，1，...，1)时，若信号Sz分别呈现波形Sz2与Sz4，则其在时点t[k0]、(t[k0]+UI/2)、t[k0+1]至t[k0+L-1]所合成呈现的状态会分别符合状态A2与A4，因为在时点(t[k0]+UI/2)时的转态采样分别等于逻辑1与0。当信号Sz要由时点t[k0]的逻辑0转态至时点(t[k0]+1)后的连续逻辑1时，若其被均衡程度过大，信号Sz会在中间时点(t[k0]+UI/2)之前便快速地上升至逻辑1，如波形Sz2。由此可知，若信号Sz的状态符合状态A2时，就代表信号Sz过均衡。若信号Sz被均衡程度不足，信号Sz会在中间时点(t[k0]+UI/2)之后才缓慢地上升至逻辑1，如波形Sz4所示。由此可知，若信号Sz的状态符合状态A4，就代表信号Sz欠均衡。

换句话说，状态比对器PMF{1}至PMF{N}的各状态比对器PMF{n}等效上进行一状态比对步骤，经由状态比对来检测接收端信号均衡的程度，使系数调整指示模块40可据以选择是否要增减发射端的系数c[-1]。在系数调整指示模块40中，多数判决模块38耦接于状态比对器PMF{1}至PMF{N}的比对结果R{1}至R{N}，可用以实施一多数判决步骤，依据比对结果R{1}至R{N}的多数判决提供一复判决结果RV。举例而言，假设比对结果R{1}至R{N}中有N_over笔反映过均衡，有N_under笔反映欠均衡，并有N_dntcare笔反映「不符任何预设状态」；在这三个数目中，若数目N_over最大，则多数判决模块38可在复判决结果RV中用+1反映；若数目N_under最大，多数判决模块38可在复判决结果RV中用-1反映；若数目N_dntcare最大，多数判决模块38可在复判决结果RV中反映0。

各状态比对器PMF{n}可在信号Sz中递回进行状态比对；举例而言，状态比对器PMF{n}可利用时点t[k+(n-1)*L]至t[k+n*L-1]间的数据与转态采样进行一次比对，再在时点t[k+N*L+(n-1)*L]至t[k+N*L+n*L-1]利用更新的数据与转态采样进行另一次比对，并更新比对结果R{n}。当状态比对器PMF{1}至PMF{N}更新比对结果R{1}至R{N}，多数判决模块38也再度进行多数判决并据以更新复判决结果RV。在系数调整指示模块40中，累计器42耦接多数判决模块38的复判决结果RV；随着多数判决模块38更新复判决结果RV，累计器42可累计历次更新的复判决结果RV，并提供一累计结果sv。依据累计结果sv，系数调整指示模块40便可选择是否要增减系数c[-1]。举例而言，若累计结果sv大于一预设临限值THp，系数调整指示模块40便可在一信号CIb中指示要增加系数c[-1]以补偿过均衡，例如说是使系数c[-1]增加一单位；若累计结果sv小于另一预设临限值THn，系数调整指示模块40则在信号CIb中指示要降低系数c[-1]以补偿欠均衡，例如说是使系数c[-1]减少一单位。当累计结果sv超越临限值THp或THn而增减系数c[-1]后，累计结果sv可以重设至0，再重新累计RV。类似于信号CIa，信号CIb也可利用接收端至发射端的反馈协议而由接收端Rx回传至发射端Tx。

在系数调整指示模块40中，多数判决模块38为状态比对器的比对结果实现低通滤波，使系数c[-1]的调整不会受瞬时噪声的影响。举例而言，即使当发射端Tx的滤波系数设定导致信号过均衡，信号中的突发噪声还是可能会使少数比对结果R{.}反映欠均衡。不过，由于多数判决模块38在比对结果R{1}至R{N}中采多数判决，少数有偏误的比对结果R{.}不会影响复判决结果RV。类似地，累计器42与临限值THn、THp的设定也有低通滤波的作用；由于系数调整指示模块40依据复判决结果RV的长期累计来选择是否增减系数c[-1]，故可抑制瞬时偏误对滤波系数调整的影响。

总结来说，相较于已知技术，本发明经由接收端后游标均衡系数与信号接收波形中的状态来观察通道响应的后游标与前游标，并据以调整发射端滤波的前后系数。因此，本发明的发射端滤波系数调整能真正地反映完整的通道响应特性。再者，本发明的硬件复杂度也较低，可用较低的成本与资源实现，也可广泛运用于高频、高速的互连系统。举例而言，图3中的各状态比对器R{n}可用简单的表格对照(table look-up)电路实现，系数调整指示模块30与40的运作也只牵涉正负号的提取，数值大小的比较与简单的加算，不需多位的模拟数字转换，也不需复杂的乘算。

综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求书所界定者为准。

Claims (14)

1.一种应用于互连系统的方法，该互连系统包含发射滤波器与接收均衡器，该发射滤波器依据前系数对第一信号进行滤波以提供第二信号，该接收均衡器对该第二信号进行均衡处理以提供一第三信号，而该方法包含：

进行状态比对步骤，由该第三信号中的多个数据采样与一转态采样形成指标状态，比对该指标状态是否符合预设状态，并据以提供比对结果；其中，该转态采样采样于这些数据采样的其中两个数据采样之间；以及

进行一前系数调整指示步骤，以依据该比对结果选择是否增减该前系数。

2.如权利要求1所述的方法，其中该发射滤波器还依据后系数对该第一信号进行该滤波以提供该第二信号，该接收均衡器依据均衡系数对该第二信号进行该均衡处理以提供该第三信号，而该方法还包含：

进行一后系数调整指示步骤，依据该均衡系数的正负号选择是否增减该后系数。

3.如权利要求2所述的方法，其中，在进行该后系数调整指示步骤时，在该均衡系数大于零时使该后系数增大，并在该均衡系数小于零时使该后系数减少。

4.如权利要求1所述的方法，其中，在进行该状态比对步骤时，比对该指标状态是否符合多个预设状态的其中之一。

5.如权利要求1所述的方法，还包含：

进行多次该状态比对步骤以提供多个比对结果；

其中，在进行该前系数调整指示步骤时，依据该多个比对结果选择是否增减该前系数。

6.如权利要求5所述的方法，还包含：

进行多数判决步骤，依据这些比对结果的多数判决提供复判决结果；以及

累计多个复判决结果以提供累计结果；

其中，在进行该前系数调整指示步骤时，依据该累计结果选择是否增减该前系数。

7.如权利要求6所述的方法，其中，在进行该前系数调整指示步骤时，依据该累计结果是否大于临限值而选择是否增减该前系数。

8.一种应用于互连系统的处理模块，该互连系统包含发射滤波器与接收均衡器，该发射滤波器依据前系数对第一信号进行滤波以提供第二信号，该接收均衡器对该第二信号进行均衡处理以提供第三信号；该处理模块包含前系数调整指示模块，且该前系数调整指示模块包含：

预设数目个状态比对器，各该状态比对器用以由该第三信号中的多个数据采样与转态采样形成指标状态，并比对该指标状态是否符合预设状态，据以提供一比对结果；其中，该转态采样采样于这些数据采样的其中两个数据采样之间；

其中，该前系数调整指示模块依据各该状态比对器的该比对结果决定是否增减该前系数。

9.如权利要求8所述的处理模块，其中该发射滤波器还依据一后系数对该第一信号进行该滤波以提供该第二信号，该接收均衡器依据一均衡系数对该第二信号进行该均衡处理以提供该第三信号，而该处理模块还包含：

后系数调整指示模块，依据该均衡系数的正负号选择是否增减该后系数。

10.如权利要求9所述的处理模块，其中，该后系数调整模块在该均衡系数大于零时使该后系数增大，并在该均衡系数小于零时使该后系数减少。

11.如权利要求8所述的处理模块，其中，各该状态比对器比对该指标状态是否符合多个预设状态的其中之一。

12.如权利要求8所述的处理模块，其包含有多个该状态比对器以提供多个比对结果，并且，该前系数调整指示模块依据该多个比对结果选择是否增减该前系数。

13.如权利要求12所述的处理模块，其中该前系数调整指示模块还包含：

多数判决模块，依据这些比对结果的多数判决提供一复判决结果；以及

累计器，累计多个复判决结果以提供一累计结果；

其中，该前系数调整指示模块依据该累计结果选择是否增减该前系数。

14.如权利要求13所述的处理模块，其中，该前系数调整指示模块依据该累计结果是否大于临限值而选择是否增减该前系数。