TW201515400A - 應用於互連系統的方法與相關處理模組 - Google Patents

Abstract

一種應用於互連系統的方法與相關處理模組，提供一前係數調整指示與一後係數調整指示。互連系統包括一發射濾波器與一接收等化器；發射濾波器依據一前係數與一後係數進行濾波，接收等化器則依據一等化係數進行等化。前係數調整指示包括：以等化後訊號內的複數個資料取樣與一轉態取樣形成一指標態樣，並比對指標態樣是否符合預設態樣，據以選擇是否增減前係數。後係數調整指示則係依據等化係數的正負號選擇是否增減後係數。

Description

應用於互連系統的方法與相關處理模組

本發明係關於一種應用於互連系統的方法與相關處理模組，且特別係關於一種可確實依據互連通道的前後游標響應來為發射端去強化(de-emphasis)濾波係數提供調整指示的方法與相關處理模組。

電子電路(如晶片、晶粒、積體電路等)是現代資訊社會最重要的硬體基礎；不同的電子電路可用通道(channel)連結成互連系統，以經由通道交換訊號(如資訊、資料、訊息、命令及/或封包等等)，讓不同的電子電路能相互協調運作，發揮加成綜合的功能。不過，通道本身的特性也會影響訊號往來傳輸的品質。一般而言，通道是低通性質的，故會減抑訊號中的高頻部份，導致訊號失真(distortion)；舉例而言，當一個作為發射端的電子電路要經由通道將一方波波形的訊號傳輸至一接收端的電子電路時，接收端接收到的訊號波形會是一緩升緩降的波形，已經無法維持方波波形的升緣與降緣。在接收端接收到的訊號波形中，其緩升部份可視為一前游標(pre-cursor)，其緩升之峰值可視為一主游標，而由峰值緩降的部份則可視為一後游標(post-cursor)。訊號失真會進一步造成符元間干擾(ISI，inter-symbol interference)，影響訊號傳輸的品質，例如說是提高位元錯誤率。

為了補償通道造成的影響，可在發射端與接收端中分別設置濾波機制與等化機制。舉例而言，發射端的濾波機制可 包括一有限脈衝響應(FIR，finite impulse response)的濾波器，用以進行去強化(de-emphasis)；接收端的等化機制則可包括一連續時間線性等化器(CTLE，continuous time linear equalizer)與一決策回授等化器(DFE，decision feedback equalizer)。當發射端要將一待傳訊號傳送至接收端時，發射端濾波器會依據複數個濾波係數來為待傳訊號進行濾波，再將濾波後訊號驅動至通道；接收端接收通道傳來的訊號後，會依據複數個等化係數對接收到的訊號進行等化處理，再由等化後訊號中取還其攜載的內容及/或其他資訊(如時脈)。

發射端濾波器的濾波係數就代表其濾波的特性；為了有效補償通道的影響，濾波係數應該要能確實地反映通道的特性，例如是由通道導致的前游標與後游標。不過，在現行的習知技術中，發射端濾波係數的設定與調整均未能完整考慮通道的特性。

本發明的目的之一係提供一種應用於一互連系統的方法；此互連系統包括一發射濾波器與一接收等化器。發射濾波器依據一前係數與一後係數對一第一訊號進行濾波以提供一第二訊號，接收等化器依據一等化係數對第二訊號進行等化處理以提供一第三訊號。針對前係數，本發明方法包括：進行複數次態樣比對步驟以提供複數個比對結果；進行一多數決步驟以依據該些比對結果的多數決提供一複決結果；累計複數個複決結果以提供一累計結果；並且，進行一前係數調整指示步驟，以依據累計結果選擇是否增減前係數，例如，可依據累計結果是否大於一臨限值而選擇是否增減前係數。

在進行各態樣比對步驟時，可由第三訊號中的複數個資料取樣與一轉態取樣形成一指標態樣，並比對該指標態樣是否符合一或多個預設態樣的其中之一，據以提供一對應比對結果；其中，該轉態取樣係取樣於該些資料取樣的其中兩個資料取 樣之間。

針對發射濾波器的後係數，本發明方法可進行一後係數調整指示步驟，依據等化係數的正負號選擇是否增減後係數；舉例而言，可在等化係數大於零時使後係數增大，並在等化係數小於零時使後係數減少。

本發明的目的之一係提供一種應用於互連系統的處理模組，包括一前係數調整指示模組與一後係數調整指示模組。前係數調整指示模組包括複數個態樣比對器、一多數決模組與一累計器。各態樣比對器用以由第三訊號中的複數個資料取樣與一轉態取樣形成一指標態樣，並比對此指標態樣是否符合一或多個預設態樣的其中之一，據以提供一比對結果；其中，轉態取樣係取樣於該些資料取樣的其中兩個資料取樣之間。多數決模組耦接於該些態樣比對器與累計器之間，依據該些比對結果的多數決提供一複決結果。累計器則累計複數個複決結果以提供一累計結果，使前係數調整指示模組可以依據累計結果選擇是否增減前係數，例如說是依據累計結果是否大於一臨限值而選擇是否增減前係數。

針對後係數，後係數調整指示模組可依據等化係數的正負號選擇是否增減後係數，例如說是在等化係數大於零時使後係數增大，並在等化係數小於零時使後係數減少。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

10‧‧‧互連系統

12‧‧‧濾波器

14‧‧‧通道

16、34‧‧‧加算器

18a-18b‧‧‧取樣器

20‧‧‧等化器

22‧‧‧截剪器

24、26‧‧‧解串器

28‧‧‧處理模組

30、40‧‧‧調整指示模組

32‧‧‧正負號擷取器

36‧‧‧延遲器

38‧‧‧多數決模組

42‧‧‧累計器

46‧‧‧等化電路

PMF{.}‧‧‧態樣比對器

S、Sx、Sy、Sz、Sd、Serr、Sedg、Sf、CIa、CIb‧‧‧訊號

S[.]、Sx[.]、Sy[.]、Sf[.]、Sd[.]‧‧‧取樣

D[.]‧‧‧資料取樣

B[.]‧‧‧轉態取樣

c[.]、h[.]‧‧‧係數

P{.}、A1-A4‧‧‧態樣

R{.}‧‧‧比對結果

RV‧‧‧複決結果

sv‧‧‧累計結果

THp、THn‧‧‧臨限值

UI‧‧‧時段

t0-t3、t[.]‧‧‧時點

Rx‧‧‧接收端

Tx‧‧‧發射端

Wa-Wb、Sz1-Sz4‧‧‧波形

dLev‧‧‧位準

第1圖係舉例示意互連系統的通道對訊號傳輸的影響。

第2圖係舉例示意符元間干擾。

第3圖示意的是依據本發明一實施例的互連系統。

第4圖係舉例示意第3圖接收端中的等化運作。

第5圖示意的是第3圖中態樣比對器的運作。

第6圖係舉例示意第5圖中各預設態樣的意義。

請參考第1圖，其係舉例示意通道對訊號傳輸的影響。在第1圖中，一發射端Tx係經一通道14而連接於一接收端Rx，當發射端Tx要發送一訊號Sx至接收端時，訊號Sx會經由通道14的傳播而形成訊號Sy，由接收端Rx接收。在第1圖的例子中，訊號Sx係於時點t0起以延續一時段UI的方波來攜載一個邏輯1符元。由於通道14導致的波形失真，訊號Sx中的方波會在訊號Sy中呈現一緩升緩降的波形。經接收端Rx對訊號Sy的取樣，邏輯1符元會對應至時點t[k0]的峰值取樣Sy[kp]，形成主游標。相對於主游標，訊號Sy在時點t[k0]之前的部份為前游標，例如時點t[k0-1]的取樣Sy[k0-1]；訊號Sy在時點t[k0]之後的部份為後游標，例如時點t[k0+1]的取樣Sy[k0+1]。時點t[k0-1]、t[k0]與t[k0+1]之間的間隔可以等於時段UI。

在理想的情形下，前游標與後游標的強度應該為零，只留下主游標。不過，因為通道特性導致的非理想效應，訊號Sy中會留下相當強度的前游標與後游標，並引起符元間干擾。延續第1圖，請繼續參考第2圖，其係舉例示意符元間干擾。在第2圖的例子中，訊號Sx於時點t0至t3間攜載三個符元，依序為邏輯1、0與1。經由通道14的傳遞，時點t0至t1間的邏輯1方波會於接收端Rx形成波形Wa，時點t2至t3間的邏輯1方波則於接收端Rx形成波形Wb，而接收端Rx的訊號Sy即是由波形Wa與Wb合成，訊號Sx中的邏輯1、0與1分別對應訊號Sy中的取樣Sy[k0]、Sy[k0+1]與Sy[k0+2]。由第2圖可看出，因為波形Wa的後游標(時點t[k0]後的部份)與波形Wb的前游標(時點t[k0+2]之前的部份)會於時點t[k0+1]加成，故取樣Sy[k0+1]的強度不會降到零，使原本應該代表邏輯0的取樣Sy[k0+1]會因符元間干擾而被誤判為邏輯1。由第1圖與第2圖的討論可知，為了補償通道的特性並減抑符元間干擾，應該要完整考量前游標 與後游標的影響。

請參考第3圖，其所示意的是依據本發明一實施例的處理模組28，應用於一互連系統10。互連系統10包括一發射端Tx與一接收端Rx，兩者由一通道14連接。發射端Tx中包括有一濾波器12(發射濾波器)，耦接於通道14。接收端Rx中包括有一加算器16、取樣器18a與18b、一截剪器22、一等化電路46與兩解串器24及26。處理模組28中包括兩調整指示模組30與40，分別作為一後係數調整指示模組與一前係數調整指示模組。調整指示模組30中可以包括一正負號擷取器32、一加算器34與一延遲器36。調整指示模組40中則可以包括N個態樣比對器PMF{1}、PMF{2}、...、至PMF{N}、一多數決模組38與一累計器42。

在發射端Tx中，濾波器12可以是一有限脈衝響應的去強化濾波器，例如一個具有至少三係數c[-1]、c[0]與c[1]的濾波器；其中，係數c[-1]可視為一前係數，係數c[1]可視為一後係數。當發射端Tx要將一訊號S傳輸至接收端Rx時，濾波器12會依據係數c[-1]、c[0]與c[1]對訊號S進行濾波以提供訊號Sx。例如，濾波器12可將係數c[-1]、c[0]與c[1]分別乘至訊號S的各取樣S[k+1]、S[k]與S[k-1]，並加總為訊號Sx中的取樣Sx[k]。

發射端Tx發出的訊號Sx會經由通道14傳遞，由接收端Rx接收為訊號Sy。舉例而言，訊號Sy可以是經由一連續時間線性等化器(未繪示)所初步等化後的訊號。加算器16、截剪器22、取樣器18a與等化電路46亦可形成一等化器20，用以對訊號Sy進行進一步的等化處理並據提供一訊號Sd，而此訊號Sd中的資訊內容就是接收端Rx對訊號Sy的判讀結果。

在等化器20(即一接收等化器)中，加算器16耦接於通道14、等化器20、截剪器18a與18b以及取樣器22之間，用以將訊號Sy與另一訊號Sf相減，以形成一等化後的訊號Sz。取樣器18a耦接訊號Sz，用以對訊號Sz取樣判讀以形成訊號Sd； 舉例而言，取樣器18a可比較訊號Sz中的各取樣Sz[k]是否大於一中間位準，若是，則於訊號Sd中使取樣Sd[k]的內容為邏輯1，若否則使取樣Sd[k]等於邏輯0。截剪器22亦耦接訊號Sz，依據訊號Sz提供一訊號Serr，即一正負號誤差(signed error)訊號；舉例而言，若取樣Sz[k]被判斷為邏輯1，截剪器22可於訊號Serr的取樣Serr[k]中用+1或-1代表取樣Sz[k]係大於或小於一位準dLev。

等化器20中的等化電路46耦接於取樣器18a、截剪器22與加算器16之間，依據複數個係數(等化係數)h[0]、h[1]等等來對訊號Sd進行處理，以提供訊號Sf。舉例而言，等化電路46可將係數h[0]、h[1]等等分別乘至取樣Sd[k]、Sd[k-1]等等，以加總出訊號Sf中的取樣Sf[k]。由於係數h[1]與之後的係數(如係數h[2]、h[3]等等)係用以補償訊號Sy中的後游標部份，故可視為等化器20的後係數，如係數h[1]即等化器20的第一後係數。等化器20可依據訊號Serr與Sd來動態地、適應性地調整各係數h[0]、h[1]等等，亦可為截剪器22提供位準dLev以反映邏輯1的平均位準。

等化器20可實現一決策回授等化機制，由訊號Sy中抵減後游標的影響而形成訊號Sz；此等化機制的作用可用第4圖來舉例說明。如第4圖所示，嚮應一邏輯1符元，訊號Sy會呈現一緩升緩降波形，於訊號Sz的取樣Sz[k]反映邏輯1，但其後游標部份仍有相當的訊號強度。不過，經由回授等化後，訊號Sy中的後游標部份會被抵減，使後游標部份對應的取樣Sz[k+1]、Sz[k+2]等等可趨近於零，以抑制符元間干擾。為了抵減訊號Sy中的後游標部份，等化器20會使各個後係數追隨訊號Sy的後游標訊號大小；舉例而言，因為訊號Sy在時點t[k+1]的強度大於時點t[k+2]的強度，故係數h[1]亦大於係數h[2]。

請再度參考第3圖。由於等化器20的係數會反映通道響應的後游標大小，本發明的調整指示模組30即可依據等化 器20的係數h[1]來選擇是否增減濾波器12的係數c[1]。在本發明的一種實施例中，若係數h[1]為正(大於零)，則調整指示模組30會使係數c[1]增大，例如說是升高1單位；若係數h[1]之值為負(小於零)，調整指示模組30會使係數c[1]減小，例如說是下降1單位。在調整指示模組30中，正負號擷取器32耦接等化器20的係數h[1]，以將係數h[1]的正負反映於一訊號CIa中，例如說以+1代表係數h[1]為正，以-1代表係數h[1]為負。加算器34與延遲器36則形成一增減迴路，當訊號CIa為+1或-1時更新係數c[1]，使其遞增或遞減1單位。

等效而言，調整指示模組30可進行一後係數調整指示步驟，依據接收端等化用的係數h[1]選擇是否增減發射端的濾波用係數c[1]，並以訊號CIa反映係數c[1]的調整方向(增加或減少)。在第3圖中，正負號擷取器32可以設置於接收端Rx，加算器34與延遲器36則可包括於發射端Tx中。在現代的電路互連標準中(例如快速週邊組件互連標準，PCI-E)，均已訂定了由接收端至發射端的回授協議，讓接收端能將訊號接收的情形回傳至發射端，以便使發射端能據以改善訊號的發送，例如說是調整發射端濾波器的係數。因此，第3圖中的訊號CIa就可利用此種回授協議而由接收端Rx回傳至發射端Tx。

經由調整指示模組30的後係數調整指示運作，發射端Tx的濾波器12可以和接收端Rx的等化器20協同抵減後游標殘存的訊號。當後係數調整指示機制使濾波器12的係數c[1]增加，訊號Sy中的後游標強度就會減弱，進而使等化器20的係數h[1]可以降低。

在後係數調整指示模組的另一種實施例中，調整指示模組30是在係數h[1]大於一預設值時才依據係數h[1]的正負調整係數c[1]；當係數h[1]小於該預設值時，調整指示模組30則會使濾波器12的係數c[1]的維持不變。

為了調整接收端濾波器12的另一個係數c[-1]，調 整指示模組40會對等化後訊號Sz進行態樣比對，辨識訊號Sz中是否出現等化過大(over equalized)及等化不足(under equalized)的態樣，並據以選擇是否要增減係數c[-1]。調整指示模組40可整合於接收端Rx中。配合第3圖，請一併參考第5圖，其是以態樣比對器PMF{n}(第3圖)為例示意各態樣比對器PMF{1}至PMF{N}的運作。在接收端Rx中，取樣器18a會依據一資料時脈(未繪示)對訊號Sz取樣，並將取樣結果(即取樣Sd[.])輸出至訊號Sd中；相對地，取樣器18b則會依據一轉態時脈(未繪示)對訊號Sz取樣，並將取樣結果輸出至一訊號Sedg中。資料時脈可以是由訊號Sy中取還的，轉態時脈則可以是與資料時脈落後180度的時脈。解串器26耦接於取樣器18a的訊號Sd，用以將訊號Sd中的取樣Sd[.]解串為並列的資料取樣D[.]；解串器26則耦接於取樣器18b的訊號Sedg，用以將訊號Sedg中的取樣解串為並列的轉態取樣B[.]。依據資料取樣D[.]與轉態取樣B[.]，即可形成態樣P{1}至P{N}以作為指標態樣。態樣比對器PMF{1}至PMF{N}分別耦接態樣P{1}至P{N}，各態樣比對器PMF{n}即是用以比對態樣P{n}是否符合一或多個預設態樣的其中之一，並提供一對應的比對結果R{n}。舉例而言，預設態樣可以有四個，分別為第5圖中的態樣A1至A4。

如第5圖所示，在為態樣比對器PMF{n}提供的態樣P{n}中，取樣器18a於時點t[k+(n-1)*L]至t[k+n*L-1]取樣到的L個取樣會分別成為態樣P{n}中排列的資料取樣D[k+(n-1)*L]至D[k+n*L-1]；其中，任意兩相鄰時點t[m]與t[m+1]的間隔時間等於時段UI。取樣器18b則會在時點(t[k+(n-1)*L]+UI/2)取樣以提供一轉態取樣B[k+(n-1)*L]，其可在態樣P{n}中排列於資料取樣D[k+(n-1)*L]與D[k+(n-1)*L+1]之間。亦即，轉態取樣B[k+(n-1)*L]係取樣於相鄰兩資料取樣D[k+(n-1)*L]與D[k+(n-1)*L+1]之間。本發明的一實施例中，數目N可以等於4，數目L也可以等於4。

在第5圖的實施例中，預設態樣A1的內容是邏輯1、0、...、0。亦即，若態樣P{n}中的取樣D[k+(n-1)*L]等於邏輯1，且轉態取樣B[k+(n-1)*L]與後續資料取樣D[k+(n-1)*L+1]至D[k+n*L-1]皆等於邏輯0，則態樣P{n}符合預設態樣A1，態樣比對器PMF{n}可在比對結果R{n}中以+1代表「等化過大」(第5圖中以「over」代表)。預設態樣A2則可以等於邏輯0、1、...、1；亦即，若態樣P{n}中的取樣D[k+(n-1)*L]等於邏輯0，且轉態取樣B[k+(n-1)*L]與後續資料取樣D[k+(n-1)*L+1]至D[k+n*L-1]皆等於邏輯1，則態樣P{n}符合預設態樣A2，態樣比對器PMF{n}同樣可在比對結果R{n}中以+1代表過等化。

另一方面，如第5圖所示，預設態樣A3可以等於邏輯1、1、0、...、0，預設態樣A4則可以等於邏輯0、0、1、...、1，此兩態樣A3與A4皆對應於「等化不足」。亦即，若態樣P{n}中的資料取樣D[k+(n-1)*L]與轉態取樣B[k+(n-1)*L]均等於邏輯1，且後續資料取樣D[k+(n-1)*L+1]至D[k+n*L-1]皆等於邏輯0，則態樣P{n}符合預設態樣A3，態樣比對器PMF{n}可在比對結果R{n}中以-1代表「等化不足」(第5圖中以「under」代表)。同理，若態樣P{n}中的資料取樣D[k+(n-1)*L]與轉態取樣B[k+(n-1)*L]均等於邏輯0，且後續資料取樣D[k+(n-1)*L+1]至D[k+n*L-1]皆等於邏輯1，則態樣P{n}符合預設態樣A4，態樣比對器PMF{n}可在比對結果R{n}中以-1代表欠等化。若態樣P{n}不符合預設態樣A1至A4的其中任何一個，則態樣比對器PMF{n}可在比對結果R{n}中以0反映。綜合來說，在態樣P{n}的(L+1)個取樣中(包括L個資料取樣與穿插在前兩資料取樣間的一個轉態取樣)，若後L個取樣的邏輯值相同且和第1個取樣的邏輯值相異，則態樣比對器PMF{n}可於比對結果R{n}中反映過等化；若後(L-1)個取樣的邏輯值相同且和第1、第2個取樣的邏輯值相異，則比對結果R{n}為欠等化。

延續第3圖與第5圖，請一併參考第6圖，其係舉 例示意各預設態樣所對應的波形。如第6圖所示，當訊號Sz(第3圖)在時點t[k0]、t[k0+1]至t[k0+L-1]所攜載的L個符元依序等於邏輯(1,0,...,0)時，若訊號Sz呈現波形Sz1，則其於時點t[k0]、(t[k0]+UI/2)、t[k0+1]至t[k0+L-1]所合成呈現的態樣會符合態樣A1，因為在時點(t[k0]+UI/2)時的轉態取樣等於邏輯0。當波形Sz1要由時點t[k0]的邏輯1轉態至時點(t[k0]+1)後的連續(L-1)個邏輯0時，若對訊號Sz的等化程度過大，波形Sz1會在中間時點(t[k0]+UI/2)之前便太快地下降至邏輯0；亦即，若訊號Sz的態樣符合態樣A1時，就代表訊號Sz被過等化。

相對地，當訊號Sz(第3圖)在時點t[k0]、t[k0+1]至t[k0+L-1]攜載的L個符元依序為邏輯(1,0,...,0)時，若訊號Sz呈現波形Sz2，則其於時點t[k0]、(t[k0]+UI/2)、t[k0+1]至t[k0+L-1]所合成呈現的態樣會符合態樣A3，因為在時點(t[k0]+UI/2)時的轉態取樣等於邏輯1。當波形Sz1要由時點t[k0]的邏輯1轉態為時點(t[k0]+1)後的連續(L-1)個邏輯0時，若對訊號Sz的等化程度不足，波形Sz1會在中間時點(t[k0]+UI/2)之後才緩慢地下降至邏輯0。由此可知，若訊號Sz的態樣符合態樣A3時，就代表訊號Sz係欠等化。

類似地，當訊號Sz在時點t[k0]、t[k0+1]至t[k0+L-1]攜載的L個符元依序為邏輯(0,1,...,1)時，若訊號Sz分別呈現波形Sz2與Sz4，則其於時點t[k0]、(t[k0]+UI/2)、t[k0+1]至t[k0+L-1]所合成呈現的態樣會分別符合態樣A2與A4，因為在時點(t[k0]+UI/2)時的轉態取樣分別等於邏輯1與0。當訊號Sz要由時點t[k0]的邏輯0轉態至時點(t[k0]+1)後的連續邏輯1時，若其被等化程度過大，訊號Sz會在中間時點(t[k0]+UI/2)之前便快速地上升至邏輯1，如波形Sz2。由此可知，若訊號Sz的態樣符合態樣A2時，就代表訊號Sz係過等化。若訊號Sz被等化程度不足，訊號Sz會在中間時點(t[k0]+UI/2)之後才緩慢地上升至邏輯1，如波形Sz4所示。由此可知，若訊號Sz的態樣符合態樣A4， 就代表訊號Sz係欠等化。

換言之，態樣比對器PMF{1}至PMF{N}的各態樣比對器PMF{n}等效上係進行一態樣比對步驟，經由態樣比對來偵測接收端訊號等化的程度，使係數調整指示模組40可據以選擇是否要增減發射端的係數c[-1]。在係數調整指示模組40中，多數決模組38耦接於態樣比對器PMF{1}至PMF{N}的比對結果R{1}至R{N}，可用以實施一多數決步驟，依據比對結果R{1}至R{N}的多數決提供一複決結果RV。舉例而言，假設比對結果R{1}至R{N}中有N_over筆反映過等化，有N_under筆反映欠等化，並有N_dntcare筆反映「不符任何預設態樣」；在這三個數目中，若數目N_over最大，則多數決模組38可在複決結果RV中用+1反映；若數目N_under最大，多數決模組38可在複決結果RV中用-1反映；若數目N_dntcare最大，多數決模組38可在複決結果RV中反映0。

各態樣比對器PMF{n}可於訊號Sz中遞迴進行態樣比對；舉例而言，態樣比對器PMF{n}可利用時點t[k+(n-1)*L]至t[k+n*L-1]間的資料與轉態取樣進行一次比對，再於時點t[k+N*L+(n-1)*L]至t[k+N*L+n*L-1]利用更新的資料與轉態取樣進行另一次比對，並更新比對結果R{n}。當態樣比對器PMF{1}至PMF{N}更新比對結果R{1}至R{N}，多數決模組38也再度進行多數決並據以更新複決結果RV。在係數調整指示模組40中，累計器42耦接多數決模組38的複決結果RV；隨著多數決模組38更新複決結果RV，累計器42可累計歷次更新的複決結果RV，並提供一累計結果sv。依據累計結果sv，係數調整指示模組40便可選擇是否要增減係數c[-1]。舉例而言，若累計結果sv大於一預設臨限值THp，係數調整指示模組40便可於一訊號CIb中指示要增加係數c[-1]以補償過等化，例如說是使係數c[-1]增加一單位；若累計結果sv小於另一預設臨限值THn，係數調整指示模組40則於訊號CIb中指示要降低係數c[-1]以補償欠等化，例 如說是使係數c[-1]減少一單位。當累計結果sv超越臨限值THp或THn而增減係數c[-1]後，累計結果sv可以重設至0，再重新累計RV。類似於訊號CIa，訊號CIb也可利用接收端至發射端的回授協議而由接收端Rx回傳至發射端Tx。

在係數調整指示模組40中，多數決模組38為態樣比對器的比對結果實現低通濾波，使係數c[-1]的調整不會受瞬時雜訊的影響。舉例而言，即使當發射端Tx的濾波係數設定係導致訊號過等化，訊號中的突發雜訊還是可能會使少數比對結果R{.}反映欠等化。不過，由於多數決模組38係在比對結果R{1}至R{N}中採多數決，少數有偏誤的比對結果R{.}不會影響複決結果RV。類似地，累計器42與臨限值THn、THp的設定也有低通濾波的作用；由於係數調整指示模組40係依據複決結果RV的長期累計來選擇是否增減係數c[-1]，故可抑制瞬時偏誤對濾波係數調整的影響。

總結來說，相較於習知技術，本發明係經由接收端後游標等化係數與訊號接收波形中的態樣來觀察通道響應的後游標與前游標，並據以調整發射端濾波的前後係數。因此，本發明的發射端濾波係數調整能真正地反映完整的通道響應特性。再者，本發明的硬體複雜度也較低，可用較低的成本與資源實現，也可廣泛運用於高頻、高速的互連系統。舉例而言，第3圖中的各態樣比對器R{n}可用簡單的表格對照(table look-up)電路實現，係數調整指示模組30與40的運作也只牽涉正負號的擷取，數值大小的比較與簡單的加算，不需多位元的類比數位轉換，也不需複雜的乘算。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧互連系統

12‧‧‧濾波器

14‧‧‧通道

16、34‧‧‧加算器

18a-18b‧‧‧取樣器

20‧‧‧等化器

22‧‧‧截剪器

24、26‧‧‧解串器

28‧‧‧處理模組

30、40‧‧‧調整指示模組

32‧‧‧正負號擷取器

36‧‧‧延遲器

38‧‧‧多數決模組

42‧‧‧累計器

46‧‧‧等化電路

PMF{.}‧‧‧態樣比對器

S、Sx、Sy、Sz、Sd、Serr、Sedg、Sf、CIa、CIb‧‧‧訊號

S[.]、Sx[.]、Sd[.]、Sf[.]‧‧‧取樣

D[.]‧‧‧資料取樣

B[.]‧‧‧轉態取樣

c[.]、h[.]‧‧‧係數

P{.}‧‧‧態樣

R{.}‧‧‧比對結果

RV‧‧‧複決結果

sv‧‧‧累計結果

THp、THn‧‧‧臨限值

Rx‧‧‧接收端

Tx‧‧‧發射端

dLev‧‧‧位準

Claims (14)

1. 一種應用於一互連系統的方法，該互連系統包含一發射濾波器與一接收等化器，該發射濾波器依據一前係數對一第一訊號進行濾波以提供一第二訊號，該接收等化器對該第二訊號進行等化處理以提供一第三訊號，而該方法包含：進行一態樣比對步驟，由該第三訊號中的複數個資料取樣與一轉態取樣形成一指標態樣，比對該指標態樣是否符合一預設態樣，並據以提供一比對結果；其中，該轉態取樣係取樣於該些資料取樣的其中兩個資料取樣之間；以及進行一前係數調整指示步驟，以依據該比對結果選擇是否增減該前係數。
2. 如申請專利範圍第1項的方法，其中該發射濾波器更依據一後係數對該第一訊號進行該濾波以提供該第二訊號，該接收等化器係依據一等化係數對該第二訊號進行該等化處理以提供該第三訊號，而該方法更包含：進行一後係數調整指示步驟，依據該等化係數的正負號選擇是否增減該後係數。
3. 如申請專利範圍第2項的方法，其中，在進行該後係數調整指示步驟時，係在該等化係數大於零時使該後係數增大，並在該等化係數小於零時使該後係數減少。
4. 如申請專利範圍第1項的方法，其中，在進行該態樣比對步驟時，係比對該指標態樣是否符合複數個預設態樣的其中之一。
5. 如申請專利範圍第1項的方法，更包含：進行複數次該態樣比對步驟以提供複數個比對結果； 其中，在進行該前係數調整指示步驟時，係依據該複數個比對結果選擇是否增減該前係數。
6. 如申請專利範圍第5項的方法，更包含：進行一多數決步驟，依據該些比對結果的多數決提供一複決結果；以及累計複數個複決結果以提供一累計結果；其中，在進行該前係數調整指示步驟時，係依據該累計結果選擇是否增減該前係數。
7. 如申請專利範圍第6項的方法，其中，在進行該前係數調整指示步驟時，係依據該累計結果是否大於一臨限值而選擇是否增減該前係數。
8. 一種應用於一互連系統的處理模組，該互連系統包含一發射濾波器與一接收等化器，該發射濾波器依據一前係數對一第一訊號進行濾波以提供一第二訊號，該接收等化器對該第二訊號進行等化處理以提供一第三訊號；該處理模組包含一前係數調整指示模組，且該前係數調整指示模組包含：預設數目個態樣比對器，各該態樣比對器用以由該第三訊號中的複數個資料取樣與一轉態取樣形成一指標態樣，並比對該指標態樣是否符合一預設態樣，據以提供一比對結果；其中，該轉態取樣係取樣於該些資料取樣的其中兩個資料取樣之間；其中，該前係數調整指示模組係依據各該態樣比對器的該比對結果決定是否增減該前係數。
9. 如申請專利範圍第8項的處理模組，其中該發射濾波器更依據一後係數對該第一訊號進行該濾波以提供該第二訊號，該接收等化器係依據一等化係數對該第二訊號進行該等化處理以提供該第三訊號，而該處理模組更包含： 一後係數調整指示模組，依據該等化係數的正負號選擇是否增減該後係數。
10. 如申請專利範圍第9項的處理模組，其中，該後係數調整模組係在該等化係數大於零時使該後係數增大，並在該等化係數小於零時使該後係數減少。
11. 如申請專利範圍第8項的處理模組，其中，各該態樣比對器係比對該指標態樣是否符合複數個預設態樣的其中之一。
12. 如申請專利範圍第8項的處理模組，其包含有複數個該態樣比對器以提供複數個比對結果，並且，該前係數調整指示模組係依據該複數個比對結果選擇是否增減該前係數。
13. 如申請專利範圍第12項的處理模組，其中該前係數調整指示模組更包含：一多數決模組，依據該些比對結果的多數決提供一複決結果；以及一累計器，累計複數個複決結果以提供一累計結果；其中，該前係數調整指示模組係依據該累計結果選擇是否增減該前係數。
14. 如申請專利範圍第13項的處理模組，其中，該前係數調整指示模組係依據該累計結果是否大於一臨限值而選擇是否增減該前係數。