JP2010135957A - 波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラム - Google Patents
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Abstract
【課題】高速のディジタル・データを差動伝送路経由で長距離伝送する際における周波数に依存する劣化減衰をより高い精度で等化する。
【解決手段】クロック・エッジ信号の2点電圧を採取するためのサンプリング及びホールド回路を共通で1系統に統合する。サンプリング及びホールド回路を1系統に統合した場合、同一系統を用いる比較対象同士が素子ミスマッチを打ち消し合うため、素子ミスマッチの影響が抑えられる。また、比較回路に、オフセット・キャンセラ方式を用いた入力段を追加し、入力信号のオフセットを取り除いて、比較回路の素子ミスマッチによる比較誤差を抑える。
【選択図】 図12
【解決手段】クロック・エッジ信号の2点電圧を採取するためのサンプリング及びホールド回路を共通で1系統に統合する。サンプリング及びホールド回路を1系統に統合した場合、同一系統を用いる比較対象同士が素子ミスマッチを打ち消し合うため、素子ミスマッチの影響が抑えられる。また、比較回路に、オフセット・キャンセラ方式を用いた入力段を追加し、入力信号のオフセットを取り除いて、比較回路の素子ミスマッチによる比較誤差を抑える。
【選択図】 図12
Description
本発明は、ケーブルなどを用いて伝送した信号の伝送損失を補償する波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムに係り、特に、周波数に依存する劣化減衰を等化する波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムに関する。
さらに詳しくは、本発明は、高速のディジタル・データを差動伝送路経由で長距離伝送する際における周波数に依存する劣化減衰を等化する波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムに係り、特に、差動伝送路に含まれるリファレンス・クロックを用いて高域ゲイン補償をかけて等化処理を行なう波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムに関する。
HDMI(High Definition Multimedia Interface)は、主に家電やAV機器向けのディジタル映像及び音声入出力用に策定されたインターフェース規格であり、具体的には、パーソナル・コンピューターとディスプレイの接続に使われるディジタル・インターフェースのDVI(Digital Visual Interface)をさらに発展させ、1本のケーブルで映像信号、音声信号、及び双方向制御信号を合わせて送受信するように構成されており、取り回しが容易になっている。また、オプションでは制御信号を双方向に伝送させることができ、機器間を中継させることで1台のリモコンを用いて複数のAV機器を制御することができる。
HDMIは、物理層には、DVIにも採用されているディスプレイ映像信号のディジタル伝送方式であるTMDS(Transition Minimized Differential Signaling:遷移時間最短差動信号伝送方式)を使用し、高速なディジタル・データ伝送を実現することができる。TMDSは、ディジタル・データを差動伝送する手段の1つであり、R(Red:赤)/G(Green:緑)/B(Blue:青)という3種類の映像信号と、リファレンス・クロック信号の伝送にそれぞれ1チャネルずつの合計4チャネルからなるリンクで構成される。各映像信号は10ビットのパラレル信号をシリアル変換し、1クロック周期当たり10ビットのデータを伝送する。例えば、クロックを500MHzとすれば1秒当たり5Gビットの映像データを送ることができる(HDMI ver1.3の実効伝送レートは250Mbps〜3.4Gbpsである)。
TMDSは、ツイスト・ペア・ケーブルなどの対になった導電体に差動信号として、クロック並びにNRZ(Non Return to Zero)データを伝搬させるディジタル・データ伝送方式である。この種の伝送方式は、送受信機の電位差変動に強い、外来ノイズをコモンモード電圧除去作用により排除できる、不要輻射を抑制できる、といった利点があり、高速で且つ10〜100メートル程度の比較的長い距離のデータ伝送にも用いることができる。
ところで、導電体には必ず有限の単位伝送長当たりの減衰があり、しかもそれは表皮効果や誘電損失に起因する高周波成分に対して顕著に現れる。このため、上述したように高速のディジタル・データをTMDSやLVDSといった差動伝送路を通して長距離伝送する際には、伝送路上で信号の減衰や遅延が生じて、データ波形が劣化してしまうことが懸念され、高周波数帯域ほど伝送路上の減衰は大きく、伝送路長が長くなるにつれてより顕著になる。
このような相反関係を解消する手法として、高速ディジタル伝送路上での高周波成分の減衰の影響を除去するための等化器(ケーブル・イコライザ)を受信側に設けて、導電体の減衰がなかった信号を再生することが極めて重要であると考えられている。
周波数に依存する劣化減衰(伝送損質:誘電損失、表皮効果による抵抗損失など)を等化する手段として、伝送損失と同量の利得特性を持つように自動利得制御(Automatic Gain Control:AGC)されたハイパス・フィルタを通して元の伝送信号を再生することが一般的である。すなわち、伝送路長に応じて高周波数帯域が劣化減衰するのとはほぼ逆の特性をAGCにより印加する(すなわち高域ゲイン補償をかける)ことで、より広帯域で平坦な特性を得て、伝送前の信号を回復することが好ましい。
このような場合、任意の伝送損失に追従し、それと同量の利得で受信信号を等化するため、任意の伝送損失の度合いを正確に判別する必要がある。実際のケーブル長よりも小さい伝送損失を見積もると、フィードバック電圧が小さくなることからゲイン補償が不足するため、ハイパス・フィルタを通過した信号はUnder Equalizingとなる。逆に、実際のケーブル長よりも長い伝送損質を見積もると、フィードバック電圧が必要以上に大きくなることからゲイン補償が過剰となって、ハイパス・フィルタを通過した信号はOver Equalizingとなる。
例えば、減衰した後のデータ信号の1と0の間の遷移裾においてある特定のタイミングでサンプリングした電圧を、データ信号のコモンモード電圧と比較して伝送損失の度合い定量化することによって、伝送信号における周波数に依存した伝送損失を補償するための等化器を自動的に調整する適応的な等化方法及びシステムについて提案がなされている(例えば、特許文献1を参照のこと)。
しかしながら、この方法では、ビットレートが数Gbps程度となる高速伝送では、受信信号をサンプリングするタイミング精度が限界を超えてしまい、受信データ信号から伝送路の伝送損失を性格に判別することが困難になる。最悪の場合には、誤判別によるビット・エラーを起こしてしまうこともあり得る。
回避策の1つとして、TMDSのようにクロック・チャネルを含んだシリアル・データ通信系の場合には、周期信号で周波数の低いリファレンス・クロックを利用して、受信データ信号が受けた伝送路の伝送損失を推定する方法が考えられる(例えば、特許文献2、特許文献3を参照のこと)。リファレンス・クロックはNRZデータと同じ振幅で送信され、NRZデータ周期と同一周期若しくはその整数倍で必ず0と1の遷移を繰り返すことから、基準クロックの受信端での振幅を観測することによって高周波減衰特性を推定することができる。通常、データ伝送においてリファレンス・クロックとNRZデータはほぼ同じ特性を持つ導電体が用いられることから、リファレンス・クロックから推定された減衰特性に基づいてNRZ信号に対する補償フィルタの特性制御を行なうことができる。
受信したリファレンス・クロックのエッジに対して電圧2箇所以上サンプリングし、これらのサンプリング電圧の大小を比較することにより、リファレンス・クロックにおける伝送路の伝送損失の度合いを判別することができ、これに基づいてNRZデータ信号の伝送損失を補償すればよい。このような方法によれば、高速データな伝送路に対しても適用することができる。しかしながら、サンプリング・データは一般的にサンプリング・ホールド回路により採取していることから、ある時定数とともに電圧変動することや、比較対象となる2点のサンプリング電圧値がそれぞれ異なった回路素子で採取するため、これら回路素子のばらつきを含むと、十数mV〜数十mVの電圧精度が限界である。比較回路ではせいぜい数mVの精度で比較を行なう必要がある。
バイポーラのような素子ミスマッチの小さいプロセスでは、比較回路において判別精度の問題だけで済むことができる。これに対し、CMOS(Complememtary Metal Oxide Semicondictor)のような、素子ミスマッチが大きいプロセスを用いた場合、誤判断によりビット・エラーを起こすことが懸念される。
例えば、リファレンス・クロックの微分波形を利用してデータを判別するデータ受信装置について提案がなされている(例えば、特許文献4を参照のこと)。このデータ受信装置では、まず、劣化クロック波形を全波整流し、クロックの前半周期と後半周期の電圧情報の相殺を避けるとともに、負の半周期の情報を正に変換し利用して、判別の高効率化を図る。次いで、劣化クロック波形を差動の微分波形に整形させ、伝送損失の度合いを、信号が正である時間と負である時間の比で表す。さらに、差動の微分波形を比較器で電圧振幅値を差動波形に揃え、積分器で全周期時間に対して積分し、正電圧値と負電圧の時間差を差分電圧値として取り出す。
このような判別方法は、バイポーラ・プロセスにおいて、より高速で数Gbpsのデータを高精度に判別することができる。しかしながら、CMOSプロセスになると、上述した素子ミスマッチの問題点に加えて、デバイスの動作感度も比較的に劣るため、微分波形をうまく作り出せないという問題点がある。
本発明では、このようなCMOSプロセスの弱点を回避し、高速かつ高精度の波形判別方法を提供する。本発明の効果によって、CMOSプロセスの長所である小型、低消費電力の特性を高速有線通信の分野でも十分に発揮できる。
本発明の目的は、差動導電体対を介して伝送されるリファレンス・クロック及びNRZ信号を好適に受信することができる、優れた波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムを提供することにある。
本発明のさらなる目的は、高速のディジタル・データを差動伝送路経由で長距離伝送する際における周波数に依存する劣化減衰をより高い精度で等化することができる、優れた波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムを提供することにある。
本発明のさらなる目的は、伝送路に含まれるリファレンス・クロックを用いて、高速なデータ信号が受けた伝送路の伝送損失を推定し、高域ゲイン補償をかけて等化処理を行なうことができる、優れた波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムを提供することにある。
本発明のさらなる目的は、伝送路に含まれるリファレンス・クロックを用いて、回路構成が簡易で低消費電力な仕組みにより受信データ信号における伝送損失を推定し、高域ゲイン補償をかけて等化処理を行なうことができる、優れた波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムを提供することにある。
本願は、上記課題を参酌してなされたものであり、請求項1に記載の発明は、差動伝送されたクロック信号を波形等化する波形等化装置であって、
受信したクロック信号をゲイン補償して波形等化する波形等化回路と、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化回路に負帰還する波形等化度合い及び負帰還判別回路と、
を備え、
前記波形等化度合い及び負帰還判別回路は、
前記再生クロック信号の電圧を採取するサンプリング及びホールド回路と、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックを前記サンプリング及びホールド回路に供給するサンプリング・クロック供給部と(但し、Mは正の整数)、 前記サンプリング及びホールド回路が前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして出力する比較回路と、
を備え、前記比較回路の出力を前記波形等化回路に負帰還する、
ことを特徴とする波形等化装置である。
受信したクロック信号をゲイン補償して波形等化する波形等化回路と、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化回路に負帰還する波形等化度合い及び負帰還判別回路と、
を備え、
前記波形等化度合い及び負帰還判別回路は、
前記再生クロック信号の電圧を採取するサンプリング及びホールド回路と、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックを前記サンプリング及びホールド回路に供給するサンプリング・クロック供給部と(但し、Mは正の整数)、 前記サンプリング及びホールド回路が前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして出力する比較回路と、
を備え、前記比較回路の出力を前記波形等化回路に負帰還する、
ことを特徴とする波形等化装置である。
また、本願の請求項2に記載の発明は、請求項1に記載の波形等化装置において、前記比較回路の入力段にオフセット・キャンセラ方式を用いるものである。
また、本願の請求項3に記載の発明は、請求項1に記載の波形等化装置において、直列接続された複数段の遅延素子からなる遅延回路を備え、前記再生クロック信号を前記遅延回路に入力し、先頭から所定段数の遅延素子の出力を第1のサンプリング・クロックとして取り出すとともに、最終段から所定段数の遅延素子の出力を第2のサンプリング・クロックとして取り出すように構成されている。
また、本願の請求項4に記載の発明は、請求項1に記載の波形等化装置において、前記サンプリング・クロック供給部は、直列接続された複数段の可変遅延素子からなる遅延回路と、前記複数段の可変遅延素子の各々に対し位相検出を利用した遅延制御を行なう遅延制御回路を備え、前記再生クロック信号を前記遅延回路に入力し、先頭から所定段数の可変遅延素子の出力を第1のサンプリング・クロックとして取り出すとともに、最終段から所定段数の可変遅延素子の出力を第2のサンプリング・クロックとして取り出すように構成されている。
また、本願の請求項5に記載の発明は、差動伝送されたクロック信号を波形等化する波形等化方法であって、
受信したクロック信号をゲイン補償して波形等化する波形等化ステップと、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を有し、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックで前記再生クロック信号の電圧を採取し(但し、Mは正の整数)、前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして前記波形等化ステップに負帰還する、
ことを特徴とする波形等化方法である。
受信したクロック信号をゲイン補償して波形等化する波形等化ステップと、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を有し、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックで前記再生クロック信号の電圧を採取し(但し、Mは正の整数)、前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして前記波形等化ステップに負帰還する、
ことを特徴とする波形等化方法である。
また、本願の請求項6に記載の発明は、リファレンス・クロックの1チャネルを含む2チャネル以上からなる差動伝送路を介してディジタル・データを受信するデータ受信装置であって、
送信機側から前記差動伝送路に送信された各データ信号を終端するデータ終端回路と、
送信機側から前記差動伝送路に送信されたクロック信号を終端するクロック終端回路と、
前記データ終端回路で終端したデータ信号を波形等化するデータ波形等化回路と、
前記クロック終端回路で終端したクロック信号を波形等化するクロック波形等化回路と、
前記クロック波形等化回路で波形等化した再生クロック信号の波形等化の度合いを判別して、前記データ波形等化回路及びクロック波形等化回路に負帰還する波形等化度合い及び負帰還判別回路と、
を備え、
前記波形等化度合い及び負帰還判別回路は、
前記再生クロック信号の電圧を採取するサンプリング及びホールド回路と、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックを前記サンプリング及びホールド回路に供給するサンプリング・クロック供給部と(但し、Mは正の整数)、
前記サンプリング及びホールド回路が前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして出力する比較回路と、
を備え、前記比較回路の出力を前記データ波形等化回路及びクロック波形等化回路に負帰還する、
ことを特徴とするデータ受信装置である。
送信機側から前記差動伝送路に送信された各データ信号を終端するデータ終端回路と、
送信機側から前記差動伝送路に送信されたクロック信号を終端するクロック終端回路と、
前記データ終端回路で終端したデータ信号を波形等化するデータ波形等化回路と、
前記クロック終端回路で終端したクロック信号を波形等化するクロック波形等化回路と、
前記クロック波形等化回路で波形等化した再生クロック信号の波形等化の度合いを判別して、前記データ波形等化回路及びクロック波形等化回路に負帰還する波形等化度合い及び負帰還判別回路と、
を備え、
前記波形等化度合い及び負帰還判別回路は、
前記再生クロック信号の電圧を採取するサンプリング及びホールド回路と、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックを前記サンプリング及びホールド回路に供給するサンプリング・クロック供給部と(但し、Mは正の整数)、
前記サンプリング及びホールド回路が前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして出力する比較回路と、
を備え、前記比較回路の出力を前記データ波形等化回路及びクロック波形等化回路に負帰還する、
ことを特徴とするデータ受信装置である。
また、本願の請求項7に記載の発明は、リファレンス・クロックの1チャネルを含む2チャネル以上からなる差動伝送路を介してディジタル・データを受信するデータ受信方法であって、
受信したデータ信号を波形等化するデータ波形等化ステップと、
受信したクロック信号を波形等化するクロック波形等化ステップと、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を有し、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックで前記再生クロック信号の電圧を採取し(但し、Mは正の整数)、前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして前記データ波形等化ステップ及びクロック波形等化ステップに負帰還する、
ことを特徴とするデータ受信方法である。
受信したデータ信号を波形等化するデータ波形等化ステップと、
受信したクロック信号を波形等化するクロック波形等化ステップと、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を有し、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックで前記再生クロック信号の電圧を採取し(但し、Mは正の整数)、前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして前記データ波形等化ステップ及びクロック波形等化ステップに負帰還する、
ことを特徴とするデータ受信方法である。
また、本願の請求項8に記載の発明は、差動伝送されたクロック信号を波形等化するための処理をコンピューター上で実行するようにコンピューター可読形式で記述されたコンピューター・プログラムであって、前記コンピューターに対し、
受信したクロック信号をゲイン補償して波形等化する波形等化ステップと、 前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を実行させ、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックで前記再生クロック信号の電圧を採取し(但し、Mは正の整数)、前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして前記波形等化ステップに負帰還する、
ことを特徴とするコンピューター・プログラムである。
受信したクロック信号をゲイン補償して波形等化する波形等化ステップと、 前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を実行させ、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックで前記再生クロック信号の電圧を採取し(但し、Mは正の整数)、前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして前記波形等化ステップに負帰還する、
ことを特徴とするコンピューター・プログラムである。
本願の請求項8に係るコンピューター・プログラムは、コンピューター上で所定の処理を実現するようにコンピューター可読形式で記述されたコンピューター・プログラムを定義したものである。換言すれば、本願の請求項8に係るコンピューター・プログラムをコンピューターにインストールすることによって、コンピューター上では協働的作用が発揮され、本願の請求項1に係る波形等化装置と同様の作用効果を得ることができる。
本発明によれば、高速のディジタル・データを差動伝送路経由で長距離伝送する際における周波数に依存する劣化減衰をより高い精度で等化することができる、優れた波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムを提供することができる。
また、本発明によれば、伝送路に含まれるリファレンス・クロックを用いて、高速なデータ信号が受けた伝送路の伝送損失を推定し、高域ゲイン補償をかけて等化処理を行なうことができる、優れた波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラムを提供することができる。
本発明によれば、伝送路の伝送損失の判別は送られてきた高速データ信号から判別するのでは無く、リファレンス・クロックを使って損失判別を行なうので、より高速信号に対応し、ノイズに強く、安定且つ精度の高い判別が可能である。また、低い検出精度の故の送信器における送信制限をなくすことができるので、送信機の設計自由度の向上、伝送回路の高速化などに効果が挙げられる。
また、本発明によれば、CMOSプロセスによって構成され、受信したリファレンス・クロックのエッジに対して電圧2箇所以上サンプリングし、これらのサンプリング電圧の大小を比較することにより、波形判別を高精度で行なうことができる、小型且つ低消費電力の波形等化装置、データ受信装置を提供することができる。
本願の請求項1、5、6、7、8に記載の発明によれば、波形等化度合いを判別する際に、比較対象となる2点の電圧情報が共通となる回路によってサンプリング、加工、比較、制御するように構成されるので、プロセス固有の素子ミスマッチの影響を最小限に抑えることができる、プロセス的に幅広く適用することができる。
また、本願の請求項2に記載の発明によれば、採取した2点サンプリング電圧の大小を比較するための比較回路に、オフセット・キャンセラ方式を用いた入力段を追加し、入力信号のオフセットを取り除くことにより、比較回路の素子ミスマッチによる比較誤差を抑えることができる。この結果、素子ミスマッチが大きいプロセスでも、高精度の判別が可能となる。
また、本願の請求項3、4に記載の発明によれば、VCOやPLLを用いることなく、2つの電圧採取点を再生クロック信号から生成することができる。
ここで、素子ミスマッチや動作条件により遅延回路の各遅延素子の遅延量は変化する。これに対し、本願の請求項4に記載の発明によれば、位相検出を利用した遅延制御を行なうことで再生クロック信号と遅延回路の出力を位相ロックするので、適切に遅延タイミングを選択することによって、広帯域にわたって安定なサンプリング動作を得ることが可能になる。
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
以下、図面を参照しながら本発明の実施形態について詳解する。
図1には、本発明を適用することが可能な通信システムの構成例を模式的に示している。図示の通信システムは、送信機と受信機間は差動伝送路103を介して相互接続されている。送受信機の回路を、バイポーラ・プロセス又はCMOSプロセスのいずれかを用いて製作することができ、CMOSプロセスであれば小型且つ低消費電力の回路を構成することができる(周知)。本実施形態では、少なくとも受信機側をCMOSプロセスで構成することを想定しており、素子ミスマッチの問題を考慮する必要があるが、この点の詳細については後述に譲る。
差動伝送路103は、リファレンス・クロックの1チャネルを含む2チャネル以上からなる高速ディジタル伝送路であり、その一例はHDMIなどにおいて採用されるTDMSに従った伝送路である。この種の差動伝送路103では、表皮効果や誘電損失に起因する高周波成分に対して顕著に現れる減衰が単位伝送長当たりに発生する。
送信機は、高速ディジタル・データ発生回路101と、リファレンス・クロック発生回路102を備えている。
高速ディジタル信号発生回路101は、N対の差動の高速NRZデータ信号を発生し、差動伝送路103を介して受信機へ送信する。
リファレンス・クロック発生回路102は、1対の差動のクロック信号を発生し、差動伝送路103の別のチャネルを通して受信機へ送信する。リファレンス・クロック発生回路102から発生するクロック信号は周期的なパルスであって、その周波数は、高速ディジタル・データ発生回路101から発生するデータ信号のビットレートより低い。具体的には、クロックの一周期が、10倍のビット時間に相当する。
差動伝送路103は、N対のデータ用差動伝送路と、1対のクロック用差動伝送路を含み、一定の減衰量を限界長とする任意な線路長Lを有して、単位長当たりの減衰量や遅延量が一定である(図2を参照のこと)。差動伝送路103に含む2つ以上のチャンネルは、長さや、太さ、材質、ペア間距離、シールド、終端など物理的な構造において差異が無いことが理想である。したがって、信号が差動伝送路103の各チャンネルで受ける伝送損失、抵抗損失は同程度であると見なされ、差動伝送路103から受信機に到着した各チャンネルの信号は同程度の劣化を受ける。すなわち、クロック信号伝送用のチャネルとNRZデータ信号伝送用のチャネルはほぼ同じ高周波減衰特性を持つと理解されたい。
伝送損失は一般的に、同一材質において伝送路の長さ及び信号周波数のN乗に比例して増加する。伝送損失の大小度合いを伝送路の長さで表すことができる。図3A〜図3Cには、差動伝送路103の伝送路の長さに応じてクロック信号の波形が劣化していく様子を示している。これと同等の劣化が、平行に走るデータ・チャネルでも発生することを理解されたい。また、図4には、信号周波数に比例した伝送路の減衰量(損失度合い)のイメージを示している。
受信機は、データ・チャネル用の終端回路104A及びクロック・チャネル用の終端回路104Bと、データ・チャネル用の波形等化回路105A及びクロック・チャネル用の波形等化回路105Bと、波形等化度合いの判別及び負帰還回路106と、データ・チャネル用の出力回路107A及びクロック・チャネル用の出力回路107Bを備えている。
受信機は、例えばHDMIケーブルを介してディジタルAV信号を受信するTVモニタなどのHDMI対応AV機器や、HDMI信号を中継する中継器として構成される。例えば、受信機が中継器となる場合、データ・チャネル用の出力回路107A及びクロック・チャネル用の出力回路107Bは、後段の受信機にとって、高速ディジタル・データ発生回路101とリファレンス・クロック発生回路102にそれぞれ相当する。
各終端回路104A及び104Bは、それぞれ電源電圧に対して50Ω(差動100Ω)で終端する。ここで、差動伝送路103の特性インピーダンス50Ω(差動100Ω)との整合性が良く、終端回路での反射成分が無いことが理想である。したがって、反射成分による影響が無ければ、終端回路104A及び104Bで受信した信号は、送信側の信号に比べ、差動伝送路103の減衰量(すなわち、伝搬損失の度合い)に比例した波形の劣化のみが存在する。
また、各波形等化回路105A及び105Bは、各終端回路104A及び104Bでそれぞれ受信した劣化信号を元の信号(送信側の信号)に復元するためのフィルタ回路である。各波形等化回路105A及び105Bの機能は、差動伝送路103の減衰量を補償し、広い周波数帯域に渡って、伝送路とフィルタの総合利得を一定値にするものである。したがって、各波形等化回路105A及び105Bの周波数特性は、差動伝送路103の減衰特性と逆の利得特性でなければいけない。そのため、各波形等化回路105A及び105Bは、必然的に、ハイパス・フィルタと同様の構成となる。
一般的に、波形等化回路用の利得可変型ハイパス・フィルタは、その利得制御仕方によって、大まかに高域利得可変型フィルタと低域利得可変型フィルタの2種類、あるいはこの2種類の混合型フィルタに大別される。本実施形態では、いずれのタイプを適用しても、同様の効果を得ることができる。
図5には、高域利得可変型フィルタで構成された波形等化回路105の構成例を示している。図示の波形等化回路105は、CMOSプロセスによって構成され、データ信号並びにクロック信号にいずれにも適用できるものとする。また、図6には、高周波数帯域が劣化減衰した劣化信号に対して、波形等化度合いの判別及び負帰還回路106から出力される制御電圧VLにより特性制御される高周波利得型フィルタを適用して周波数等化を行なう動作原理を示している。この場合の波形等化回路105は、制御電圧VL1〜VL2に従って高域利得可変できる動作をするように構成されており、差動伝送路103の伝送損失と相殺あるいは緩和する適切な制御電圧VLを波形等化度合いの判別及び負帰還回路106から供給する(負帰還される)ことにより、受信した劣化信号の再生整形することができる。この場合、VLはVL1とVL2の差動電圧に相当する。
一方、図7には、低域減衰可変型フィルタで構成された波形等化回路105の構成例を示している。図示の波形等化回路105は、CMOSプロセスによって構成され、データ信号並びにクロック信号にいずれにも適用できるものとする(同上)。また、図8には、高周波数帯域が劣化減衰した劣化信号に対して、判別回路106から出力される制御電圧VLにより特性制御される低周波減衰型フィルタを適用して周波数等化を行なう動作原理を示している。この場合の波形等化回路105は、制御電圧VLに従って低域利得可変できる動作をするように構成されており、差動伝送路103の伝送損失と相殺あるいは緩和する適切な制御電圧VLを判別回路106から供給することにより、受信した劣化信号の再生整形することができる。この場合、VLはVL1とVL2の差動電圧に相当する。
再び図1に戻って説明する。波形等化度合いの判別及び負帰還回路106は、波形等化回路105Bによって波形等化を施した後の再生クロック信号の波形等化の度合いを自動で判別して、各波形等化回路105A及び105Bに帰還する。波形等化度合いの判別及び負帰還回路106は、AGC(Automatic Gain Control:自動利得制御)回路を応用して構成される。
ここで、差動伝送路103上の伝送損失は一般的に、同一材質において伝送路の長さL及び信号周波数のN乗に比例して増加する。すなわち、差動伝送路103から受信機に到着した各チャンネルの信号は同程度の劣化を受け、クロック信号伝送用のチャネルはNRZデータ信号伝送用のチャネルはほぼ同じ高周波減衰特性を持つ。このことから、波形等化度合いの判別及び負帰回路106は、リファレンス・クロックの波形劣化の判別結果に基づいて、NRZデータ信号伝送用のチャネルにおける高周波減衰特性を推定して、高域ゲイン補償フィルタの特性制御を行なうことができる訳である。
なお、クロック・チャネルからデータ・チャネルの高周波減衰特性を推定する際、同じ振幅で送信されないと推定に余計な誤差を生じる。本実施形態のようにリファレンス・クロックのエッジ形状を基にデータ・チャネルの高周波減衰特性を推定する方法では、原理的には振幅差による影響は無いが、振幅差が大きく存在すると、回路のダイナミックレンジ制限に引っ掛かって、動作の線形性を損なう可能性は考えられる。TDMS規定では、リファレンス・クロックはNRZデータと同じ振幅で送信されることが定められており、高速ディジタル・データ発生回路101が発生するデータ信号の振幅と同じ振幅のクロック信号を発生するから、問題ないと思料される。
波形等化度合いの判別及び負帰還回路106の動作原理について、図9を参照しながら説明する。
受信したクロック信号に対して過不足のないゲイン補償(すなわち、適切な波形等化)が施された場合には、差動電圧がほぼ一定となる期間が表れる。これに対し、受信したクロック信号に対するゲイン補償に過不足があると(すなわち、適切な波形等化が行なわれないと)、差動電圧が一定になる期間がなくなる。ゲイン補償(波形等化)が過剰となるOver Equalizingの状態では立ち上がり時の方が立下り時よりも電圧が高くなる右肩下がりの波形となり、ゲイン補償(波形等化)が不足するUnder Equalizingの状態では電圧レベルが低くなり且つ立ち上がり時の電圧が低い右肩上がりの波形となる。
そこで、波形等化した後の再生クロック信号に対し、遷移時間を避けて1(ハイ・レベル)となる時間帯において、前後2回の電圧レベルのサンプリングを行ない、電圧の差を基に波形等化の度合いを判別することができる。そして、判別された波形等化の度合いを逆相電圧で各波形等化回路105A及び105Bに帰還することで、受信データ信号及びクロック信号に対するゲイン補償を適正にすることができる。
図9左には、Over Equalizingの状態において波形等化度合いの判別及び負帰還を行なう手順を図解している。再生クロック信号をハイレベルとなる期間内のサンプリング・クロック1及びサンプリング・クロック2がそれぞれ示す2つの電圧採取点で、電圧レベルV1、V2をそれぞれサンプリングする。そして、V1>V2となることから、波形等化の際のゲイン補償が過剰であることを判別し、この判別結果を逆相電圧で帰還する。
また、図9右には、Under Equalizingの状態において波形等化度合いの判別及び負帰還を行なう手順を図解している。再生クロック信号をハイレベルとなる期間内のサンプリング・クロック1及びサンプリング・クロック2の2点で、電圧レベルV1、V2をそれぞれサンプリングする。そして、V1<V2となることから、波形等化の際のゲイン補償が不足していることを判別し、この判別結果を逆相電圧で帰還する。
図10には、図9に示した動作原理を実現するための波形等化度合いの判別及び負帰還回路106の構成例を示している。
差動伝送路103から受信したクロック信号を増幅器1001にて増幅し、高域強調フィルタ1002にて高周波成分を強調する。高域成分が強調された基準クロックは、ゲイン可変増幅器1003にて利得調整され、加算器1004によって受信クロック信号と重み付け加算される。
2つのサンプリング及びホールド回路(S/H)1005、1006は、遷移時間を避けて1(ハイ・レベル)となる時間帯内のサンプリング・クロック1及びサンプリング・クロック2の各点で、重み付け加算した後のクロック信号の電圧レベルを保持する。
なお、サンプリング・クロック1及びサンプリング・クロック2を供給するサンプリング・クロック供給部(図示しない)は、VCO(Voltage Controlled Oscilator:電圧制御発振器)及びPLL(Phase Lock Loop:位相ロック・ループ)を用いた回路構成によって生成することができるが、本明細書では詳細な説明を省略する。
そして、ラッチ型比較回路1007は、各サンプリング及びホールド回路(S/H)1005、1006で保持する電圧の差をとって、波形等化の度合いとして出力する。比較回路1007の出力は、ループ・フィルタ1008を通過してフィードバックの結果で定まる重みの制御量として、波形等化回路105に与えられる。
図10に示す波形等化度合いの判別及び負帰還回路106は、AGC回路を応用したものであり、クロックの受信端信号に伝送で減衰した高周波成分を強調した信号を重み付け加算し、その結果が伝送路減衰を受ける前の本来の振幅になるように重みを負帰還制御している。したがって、この重みの制御量は、クロック信号を伝送した差動伝送路103の高周波減衰特性を推定した結果になる。
波形等化回路105は、差動伝送路103から入力したNRZデータ信号を増幅器1009にて増幅し、高域強調フィルタ1010にて高周波成分を強調する。NRZデータを伝送する差動伝送路103の高周波減衰特性は、クロックの特性に近いため、前述のフィードバックループの中に用いたのと同様の高周波強調フィルタ1010と重み付け用の加算器1011とをNRZ受信側にも設け、高域が強調された信号に対してゲイン可変増幅器1012にフィードバックの結果で定まる重みの制御量を与えて利得調整すれば、加算器1011の出力は、差動伝送路103による高周波減衰が補償された波形等化信号になる。
クロック・エッジ信号の2点で採取した電圧差に基づいて波形等化を行なう仕組みについては、例えば本出願人に既に譲渡されている特開2005−86379号公報(段落0068〜0071、図13〜15)に開示されている。
ところが、図10に示すように、クロック・エッジ信号の2点電圧を採取するために、サンプリング点毎にサンプリング及びホールド回路をそれぞれ1系統ずつ配設するという回路は、とりわけCMOSプロセスで構成した場合には、数mV程度の精度が要求されるのに対し、素子ミスマッチに起因して十数mV〜数十mVの電圧精度が限界である。
そこで、本発明者らは、波形等化度合いの判別及び負帰還回路106において、クロック・エッジ信号の2点電圧を採取するためのサンプリング及びホールド回路を共通で1系統に統合することをさらに提案する。これは、サンプリング及びホールド回路を1系統に統合した場合には、その系統から発生した素子ミスマッチが存在しても、同一系統を用いる比較対象同士が打ち消し合うため、素子ミスマッチの影響が抑えられるメリットがあるからである。
また、本発明者らは、波形等化度合いの判別及び負帰還回路106において、採取した2点サンプリング電圧の大小を比較するための比較回路に、オフセット・キャンセラ方式を用いた入力段を追加することを提案する。入力信号のオフセットを取り除くことにより、比較回路の素子ミスマッチによる比較誤差を抑えることができるので、素子ミスマッチが大きいプロセスであっても、高精度の判別が可能となる。また、オフセット・キャンセラ方式とは限らずに、素子ミスマッチに影響されない比較回路であれば適用可能である。
クロック・エッジ信号の2点電圧を採取するためのサンプリング及びホールド回路を共通で1系統に統合した場合における波形等化度合いの判別及び負帰還回路106の動作原理について、図11を参照しながら説明する。
ゲイン補償が過剰となるOver Equalizingの状態では立ち上がり時の方が立下り時よりも電圧が高くなる右肩下がりの波形となり、ゲイン補償が不足するUnder Equalizingの状態では電圧レベルが低くなり且つ立ち上がり時の電圧が低い右肩上がりの波形となる(同上)。
波形等化した後の再生クロック信号に対し、遷移時間を避けて1(ハイ・レベル)となる時間帯において2点のサンプリングを行なうことは、図9に示した動作例と同様である。但し、図9及び図10では、2系統のサンプリング及びホールド回路1005、1006を用いて、再生クロック信号の1周期内の前後2つのサンプリング点でサンプリングを行なうのに対し、図11に示す例では1系統のサンプリング及びホールド回路を用いて、奇数番目の周期と偶数番目の周期の2回に分けて前後2つのサンプリング点でサンプリングを行なうようにしている。後者の場合であっても、前後2つのサンプリング点でサンプリングした電圧の差を基に波形等化の度合いを、同様に判別することができる。そして、判別された波形等化の度合いを逆相電圧で各波形等化回路105A及び105Bに帰還することで、受信データ信号及びクロック信号に対するゲイン補償を適正にすることができる。
図11左には、Over Equalizingの状態において波形等化度合いの判別及び負帰還を行なう手順を図解している。再生クロック信号の奇数番目(odd)の周期ではサンプリング・クロック1で電圧V1をサンプリングし、偶数番目(even)の周期ではサンプリング・クロック2で電圧V2をサンプリングする。そして、V1>V2となることから、波形等化の際のゲイン補償が過剰であることを判別し、この判別結果を逆相電圧で帰還する。
また、図11右には、Under Equalizingの状態において波形等化度合いの判別及び負帰還を行なう手順を図解している。再生クロック信号の奇数番目の周期ではサンプリング・クロック1で電圧V1をサンプリングし、偶数番目の周期ではサンプリング・クロック2で電圧V2をサンプリングする。そして、V1>V2となることから、波形等化の際のゲイン補償が不足していることを判別し、この判別結果を逆相電圧で帰還する。
図12には、図11に示した動作原理を実現するための波形等化度合いの判別及び負帰還回路106の構成例を示している。
差動伝送路103から受信したクロック信号を増幅器1201にて増幅し、利得可変フィルタ1202にて高周波成分を強調する。高域成分が強調された基準クロックは、ゲイン可変増幅器1203にて利得調整され、加算器1204によって受信クロック信号と重み付け加算される(同上)。
再生クロック信号の各周期において、図示しないVCO並びにPLLによって生成されたサンプリング・クロック1及びサンプリング・クロック2がセレクタ1205に入力される。セレクタ1205は、再生クロック信号の奇数番目の周期ではサンプリング・クロック1を出力し、偶数番目の周期ではサンプリング・クロック2を出力する。したがって、単一のサンプリング及びホールド回路(S/H)1206は、再生クロック信号の奇数番目の周期ではサンプリング・クロック1で電圧V1をサンプリングし、偶数番目の周期ではサンプリング・クロック2で電圧V2をサンプリングする。
ラッチ型比較回路1207は、サンプリング及びホールド回路(S/H)1206が再生クロック信号の奇数番目の周期及び偶数番目の周期でそれぞれ採取した電圧V1とV2の差をとって、波形等化の度合いとして出力する。比較回路1207の出力は、ループ・フィルタ1208を通過してフィードバックの結果で定まる重みの制御量として、波形等化回路105に与えられる。
波形等化回路105は、差動伝送路103から入力したNRZデータ信号を増幅器1209にて増幅し、高域強調フィルタ1210にて高周波成分を強調する。NRZデータを伝送する差動伝送路103の高周波減衰特性は、クロックの特性に近いため、前述のフィードバックループの中に用いたのと同様の利得可変フィルタ1210と重み付け用の加算器1211とをNRZ受信側にも設け、高域が強調された信号に対してゲイン可変増幅器1212にフィードバックの結果で定まる重みの制御量を与えて利得調整すれば、加算器1211の出力は、差動伝送路103による高周波減衰が補償された波形等化信号になる。
図13には、CMOSプロセスで構成されるサンプリング及びホールド回路(S/H)1206の一例を示している。HOLDとTRACKのタイミングは、サンプリング・クロック1とサンプリング。クロック2をセレクタ(MUX)によって合成されたものである。G1とG2は、V1とV2のDC成分を引き出して、後段の比較回路に渡す役目である。そのため、G1とG2のオンになる時間がVGのホールド時間より長くならない
図14には、図12に示した波形等化度合いの判別及び負帰還回路106の動作イメージを示している。
図中の(A)は、前段の波形等化回路105Bから入力される再生クロック信号の波形である。図示の例では、Under Equalizingの状態の再生クロック信号である。
図中の(B)、(C)は、図示しないVCO並びにPLLによって生成されたサンプリング・クロック1及びサンプリング・クロック2の波形をそれぞれ示している。
図中の(D)は、セレクタ1205がこれらの2つの波形(B)、(C)を再生クロック信号の奇数番目の周期と偶数番目の周期で交互に選択する様子を示している。また、図中の(E)は、セレクタ1205がサンプリング及びホールド回路(S/H)1206に供給するホールド/トラック信号の波形を示している。図示の信号波形の立ち上がりが交互に、再生クロック信号の奇数番目の周期におけるサンプリング・クロック1と、偶数番目の周期におけるサンプリング・クロック2となる。
サンプリング及びホールド回路(S/H)1206は、サンプリング・クロック1のタイミングで高周波減衰を補償された再生クロック信号VGのエッジ部分の電圧V1を採取するとともに、サンプリング・クロック2のタイミングでエッジのより奥側の電圧V2を採取する。図中の(F)には、サンプリング・クロック1のタイミングで電圧V1を採取するとともに、サンプリング・クロック2のタイミングで電圧V2を採取する様子を示している。また、図中の(G)、(H)は、サンプリング及びホールド回路(S/H)1206に入力されるサンプリング・クロック1並びにサンプリング・クロック2の波形G1、G2をそれぞれ示している。
サンプリング及びホールド回路(S/H)1206は、サンプリング・クロック1のタイミングで高周波減衰を補償された再生クロック信号VGのエッジ部分の電圧V1を採取するとともに、サンプリング・クロック2のタイミングでエッジのより奥側の電圧V2を採取する。図中の(F)には、サンプリング・クロック1のタイミングで電圧V1を採取するとともに、サンプリング・クロック2のタイミングで電圧V2を採取する様子を示している。また、図中の(G)、(H)は、サンプリング及びホールド回路(S/H)1206に入力されるサンプリング・クロック1並びにサンプリング・クロック2の波形G1、G2をそれぞれ示している。
ラッチ型比較回路1207は、V1とV2を後段の比較回路で大小比較する。ここで、V1>V2であれば、リファレンス・クロック波形の等化度合いが過度(Over Equalization)であるから、後段のループ・フィルタ1207によって波形等化回路105に対する制御電圧の負帰還を行ない、高周波のゲインを下げるようにする。
また、V1<V2であれば、リファレンス・クロック波形の等化度合いが不足(Under Equalization)であるから、後段のループ・フィルタ1207によって波形等化回路105に対する制御電圧の負帰還を行ない、高周波のゲインを上げるようにする。図14はUnder Equalizationの状態に相当する。
また、V1=V2であれば、リファレンス・クロック波形の等化度合いが適度(Optimum Equalization)であれば、制御電圧をそのまま維持する。安定なループ回路であれば、定常状態において、Optimum Equalizationの状態に落ち着くことになり、受信したリファレンス・クロック劣化波形が整形再生される。この過程において、制御電圧が同時にデータ・チャンネルにも供給され、リファレンス・クロックと同様な高周波減衰を受けたと推定されたデータ信号もクロックと同様に整形再生される。
図15には、オフセット・キャンセラ方式を利用したラッチ型比較回路1207の構成例を示している。また、図16には、図15に示したオフセット・キャンセラ方式を利用したラッチ型比較回路1207の動作タイミング・チャートを示している。上述したように、入力信号のオフセットを取り除くことにより、比較回路の素子ミスマッチによる比較誤差を抑えることができるので、素子ミスマッチが大きいプロセスであっても、高精度の判別が可能となる。
SW1及びSW2がオン、SW3がオフとなる期間では、下式(1)が成り立つことは明らかである。
したがって、下式(2)が導き出される。
ここで、Avを非常に大きい値に設定すると、下式(3)のように、アンプの出力電圧Voutはアンプのオフセット電圧Vosとほぼ等しくなる。したがって、SW3がオフとなる期間では、ラッチ型比較回路1207の前段のアンプへの入力電圧Vinと出力電圧Vout、及びアンプのオフセット電圧Vosが等しくなる。
また、SW1及びSW2がオフ、SW3がオンとなる期間は、サンプリング・クロック1で採取した電圧V1と、サンプリング・クロック2で採取した電圧2の比較を行なう比較期間である。V1とV2の電圧差はせいぜい2〜3mVである。他方、ラッチ型比較回路1207は10mV以上でないと比較することはできない。図示のオフセット・キャンセラ方式を利用すると、V1とV2の電圧差が約20mV程度に増幅され、ラッチ型比較回路1207の出力は数百mV程度となる。
波形等化回路105(ハイパス・フィルタ)を正しいゲインで動作させるには、1系統のサンプリング及びホールド回路(S/H)1206で得られた偶数番目と奇数番目で異なる位相でサンプリングされた2つの電圧値を可能な限り小さなオフセットで相対的高低判別すればよい。言い換えれば、図15に示したSC式のオフセット・キャンセル型比較回路に限定されることなく、さまざまな型の低入力オフセット比較回路を適用することが可能である。
図17には、比較回路の他の構成例を示している。図示の例では、再生クロック信号を利用して奇数番目の周期でサンプリング・クロック1(SCK1)を生成するとともに偶数番目の周期でサンプリング・クロック2(SCK2)を生成するようになっている。また、図18には、図17に示した回路構成において、各サンプリング・クロックの生成及び再生クロック信号のサンプリングを行なう動作タイミング・チャートを示している。
図17に示す回路では、図18(A)に示す再生クロック信号が8個の可変遅延素子d1〜d8からなる遅延回路に入力され、遅延時間DT0、DTを持たせた波形から、図18(B)に示すサンプリング・クロックSCK1と図18(C)に示すサンプリング・クロックSCK2が作られる。
図18(D)は、セレクタMUXがこれらの2つの波形(B)、(C)を再生クロック信号の奇数番目の周期と偶数番目の周期で交互に選択する様子を示している。また、図18(E)は、セレクタMUXがホールド/トラック信号の波形を示している。図示の信号波形の立ち上がりが交互に、再生クロック信号の奇数番目の周期におけるサンプリング・クロック1と、偶数番目の周期におけるサンプリング・クロック2となる。
サンプリング及びホールド回路(S/Hは、サンプリング・クロック1のタイミングで高周波減衰を補償された再生クロック信号VGのエッジ部分の電圧V1を採取するとともに、サンプリング・クロック2のタイミングでエッジのより奥側の電圧V2を採取する。図18(F)には、サンプリング・クロック1のタイミングで電圧V1を採取するとともに、サンプリング・クロック2のタイミングで電圧V2を採取する様子を示している。また、図18(G)、(H)は、サンプリング及びホールド回路(S/H)に入力されるサンプリング・クロック1並びにサンプリング・クロック2の波形G1、G2をそれぞれ示している。
サンプリング及びホールド回路(S/Hは、サンプリング・クロック1のタイミングで高周波減衰を補償された再生クロック信号VGのエッジ部分の電圧V1を採取するとともに、サンプリング・クロック2のタイミングでエッジのより奥側の電圧V2を採取する。図18(F)には、サンプリング・クロック1のタイミングで電圧V1を採取するとともに、サンプリング・クロック2のタイミングで電圧V2を採取する様子を示している。また、図18(G)、(H)は、サンプリング及びホールド回路(S/H)に入力されるサンプリング・クロック1並びにサンプリング・クロック2の波形G1、G2をそれぞれ示している。
なお、この方法ではDTGをDTの遅延範囲内に設け、DTG<DTの条件に満足すれば、G1とG2の開閉パルスも同時に生成可能なので、回路ばらつきなどによるタイミングずれが最小限に抑えられる効果がある。
例えば、2.5GbpsのTMDS方式のNRZデータ信号を伝送する場合には、ビット時間が400ps、半周期リファレンス・クロック時間が2000psになる。再生クロック信号のエッジ付近の最初のサンプリングを例えば再生クロックの立ち上がりより400ps遅れの時点(DT0)より採取し、エッジのオーバーシュート(あるいは、アンダーシュート)での電圧情報を取り入れる。また、比較対象となる2点目のサンプリングを、エッジのオーバーシュート(あるいは、アンダーシュート)が収まるところで採取した方が、比較感度が高められるので、さらに1200ps遅れの時点(DT)より採取するとする。この場合、固定遅延量を持った遅延回路(d1〜d8)にそれぞれ、200psの遅延を持たせば良い。
伝送レートが例えば、10分の1の250Mbpsに遅くなっても、エッジ近辺の電圧情報が持つ時定数はさほど変化しないと考えられる。このため、そのままの遅延量で対応できる。したがって、広帯域に渡って波形の等化度合いの判別、制御電圧の負帰還によるフィルタ利得最適化制御などの動作を確保することができる。
図17及び図18に示した実施形態では、遅延素子毎のばらつきや動作条件によっては、ある精度以内の安定な遅延制御が確保できないことがある。特に高速伝送の際に、再生クロック信号のパルス幅が狭くなり、20〜30%超えの遅延制御精度では、パルスの外を観測してしまい、波形と反した判別になってしまう可能性も無くはない。図19には、図17に示した比較回路にPD(Phase detector:位相検出器)を利用した遅延制御によって精度高めた回路構成例を示している。PDによって、再生クロック信号と遅延回路の出力が位相ロックされる。動作条件により、各遅延回路の遅延量が変化するが、適切に遅延タイミングを選択すれば、広帯域にわたって安定したサンプリング動作を得ることが可能である。
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
本明細書では、HDMIインターフェースに適用した実施形態を中心に説明してきたが、本発明の要旨はこれに限定されるものではない。高速のディジタル・データをTMDSやLVDSといった差動伝送路を通して長距離伝送するその他の場合や、リファレンス・クロックを含んだシリアル通信のさまざまな受信系においてケーブル等化を行なう際に、同様に本発明を適用することができる。
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。
101…高速ディジタル・データ発生回路
102…リファレンス・クロック発生回路
103…差動伝送路
104A…データ・チャネル用の終端回路
104B…クロック・チャネル用の終端回路
105A…データ・チャネル用の波形等化回路
105B…クロック・チャネル用の波形等化回路
106…波形等化度合いの判別及び負帰還回路
107A…データ・チャネル用の出力回路
107B…クロック・チャネル用の出力回路
1001…増幅器
1002…高域強調フィルタ
1003…ゲイン可変増幅器
1004…加算器
1005、1006…サンプリング及びホールド回路(S/H)
1007…ラッチ型比較回路
1008…ループ・フィルタ
1009…増幅器
1010…高域強調フィルタ
1011…加算器
1012…ゲイン可変増幅器
1201…増幅器
1202…利得可変フィルタ
1203…ゲイン可変増幅器
1204…加算器
1205…セレクタ
1206…サンプリング及びホールド回路(S/H)
1207…ラッチ型比較回路
1208…ループ・フィルタ
1209…増幅器
1210…利得可変フィルタ
1211…加算器
1212…ゲイン可変増幅器
102…リファレンス・クロック発生回路
103…差動伝送路
104A…データ・チャネル用の終端回路
104B…クロック・チャネル用の終端回路
105A…データ・チャネル用の波形等化回路
105B…クロック・チャネル用の波形等化回路
106…波形等化度合いの判別及び負帰還回路
107A…データ・チャネル用の出力回路
107B…クロック・チャネル用の出力回路
1001…増幅器
1002…高域強調フィルタ
1003…ゲイン可変増幅器
1004…加算器
1005、1006…サンプリング及びホールド回路(S/H)
1007…ラッチ型比較回路
1008…ループ・フィルタ
1009…増幅器
1010…高域強調フィルタ
1011…加算器
1012…ゲイン可変増幅器
1201…増幅器
1202…利得可変フィルタ
1203…ゲイン可変増幅器
1204…加算器
1205…セレクタ
1206…サンプリング及びホールド回路(S/H)
1207…ラッチ型比較回路
1208…ループ・フィルタ
1209…増幅器
1210…利得可変フィルタ
1211…加算器
1212…ゲイン可変増幅器
Claims (8)
- 差動伝送されたクロック信号を波形等化する波形等化装置であって、
受信したクロック信号をゲイン補償して波形等化する波形等化回路と、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化回路に負帰還する波形等化度合い及び負帰還判別回路と、
を備え、
前記波形等化度合い及び負帰還判別回路は、
前記再生クロック信号の電圧を採取するサンプリング及びホールド回路と、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックを前記サンプリング及びホールド回路に供給するサンプリング・クロック供給部と(但し、Mは正の整数)、
前記サンプリング及びホールド回路が前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして出力する比較回路と、
を備え、前記比較回路の出力を前記波形等化回路に負帰還する、
ことを特徴とする波形等化装置。 - 前記比較回路の入力段にオフセット・キャンセラ方式を用いる、
ことを特徴とする請求項1に記載の波形等化装置。 - 前記サンプリング・クロック供給部は、直列接続された複数段の遅延素子からなる遅延回路を備え、前記再生クロック信号を前記遅延回路に入力し、先頭から所定段数の遅延素子の出力を第1のサンプリング・クロックとして取り出すとともに、最終段から所定段数の遅延素子の出力を第2のサンプリング・クロックとして取り出す、
ことを特徴とする請求項1に記載の波形等化装置。 - 前記サンプリング・クロック供給部は、直列接続された複数段の可変遅延素子からなる遅延回路と、前記複数段の可変遅延素子の各々に対し位相検出を利用した遅延制御を行なう遅延制御回路を備え、前記再生クロック信号を前記遅延回路に入力し、先頭から所定段数の可変遅延素子の出力を第1のサンプリング・クロックとして取り出すとともに、最終段から所定段数の可変遅延素子の出力を第2のサンプリング・クロックとして取り出す、
ことを特徴とする請求項1に記載の波形等化装置。 - 差動伝送されたクロック信号を波形等化する波形等化方法であって、
受信したクロック信号をゲイン補償して波形等化する波形等化ステップと、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を有し、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックで前記再生クロック信号の電圧を採取し(但し、Mは正の整数)、前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして前記波形等化ステップに負帰還する、
ことを特徴とする波形等化方法。 - リファレンス・クロックの1チャネルを含む2チャネル以上からなる差動伝送路を介してディジタル・データを受信するデータ受信装置であって、
送信機側から前記差動伝送路に送信された各データ信号を終端するデータ終端回路と、
送信機側から前記差動伝送路に送信されたクロック信号を終端するクロック終端回路と、
前記データ終端回路で終端したデータ信号を波形等化するデータ波形等化回路と、
前記クロック終端回路で終端したクロック信号を波形等化するクロック波形等化回路と、
前記クロック波形等化回路で波形等化した再生クロック信号の波形等化の度合いを判別して、前記データ波形等化回路及びクロック波形等化回路に負帰還する波形等化度合い及び負帰還判別回路と、
を備え、
前記波形等化度合い及び負帰還判別回路は、
前記再生クロック信号の電圧を採取するサンプリング及びホールド回路と、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックを前記サンプリング及びホールド回路に供給するサンプリング・クロック供給部と(但し、Mは正の整数)、
前記サンプリング及びホールド回路が前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして出力する比較回路と、
を備え、前記比較回路の出力を前記データ波形等化回路及びクロック波形等化回路に負帰還する、
ことを特徴とするデータ受信装置。 - リファレンス・クロックの1チャネルを含む2チャネル以上からなる差動伝送路を介してディジタル・データを受信するデータ受信方法であって、
受信したデータ信号を波形等化するデータ波形等化ステップと、
受信したクロック信号を波形等化するクロック波形等化ステップと、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を有し、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックで前記再生クロック信号の電圧を採取し(但し、Mは正の整数)、前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして前記データ波形等化ステップ及びクロック波形等化ステップに負帰還する、
ことを特徴とするデータ受信方法。 - 差動伝送されたクロック信号を波形等化するための処理をコンピューター上で実行するようにコンピューター可読形式で記述されたコンピューター・プログラムであって、前記コンピューターに対し、
受信したクロック信号をゲイン補償して波形等化する波形等化ステップと、
前記波形等化回路で波形等化された後の再生クロック信号の波形等化の度合いを判別して、前記波形等化ステップに負帰還する波形等化度合い及び負帰還判別ステップと、
を実行させ、
前記波形等化度合い及び負帰還判別ステップでは、
前記再生クロック信号の第M番目の周期で第1の電圧採取点を示す第1のサンプリング・クロック及び第(M+1)番目の周期で第2の電圧採取点を示す第2のサンプリング・クロックで前記再生クロック信号の電圧を採取し(但し、Mは正の整数)、前記再生クロック信号の第M番目の周期の第1の電圧採取点で採取した第1の電圧と前記再生クロック信号の第(M+1)番目の周期第2の電圧採取点で採取した第2の電圧の差をとって波形等化の度合いとして前記波形等化ステップに負帰還する、
ことを特徴とするコンピューター・プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008308150A JP2010135957A (ja) | 2008-12-03 | 2008-12-03 | 波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008308150A JP2010135957A (ja) | 2008-12-03 | 2008-12-03 | 波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010135957A true JP2010135957A (ja) | 2010-06-17 |
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ID=42346818
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008308150A Pending JP2010135957A (ja) | 2008-12-03 | 2008-12-03 | 波形等化装置及び波形等化方法、データ受信装置及びデータ受信方法、並びにコンピューター・プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010135957A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012088308A (ja) * | 2010-10-15 | 2012-05-10 | Tektronix Inc | インターリーブ・デジタイザ・チャネルの校正方法 |
JP2012138757A (ja) * | 2010-12-27 | 2012-07-19 | Onkyo Corp | リピータ装置 |
JP2015146515A (ja) * | 2014-02-03 | 2015-08-13 | 日本電信電話株式会社 | ディジタルコヒーレント光受信装置および周波数特性調整方法 |
KR20170007734A (ko) | 2014-05-12 | 2017-01-20 | 소니 주식회사 | 통신 장치 및 통신 방법, 그리고 컴퓨터 프로그램 |
-
2008
- 2008-12-03 JP JP2008308150A patent/JP2010135957A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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US10306306B2 (en) | 2014-05-12 | 2019-05-28 | Sony Corporation | Communication device and communication method to process images |
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