JP2014183578A

JP2014183578A - クロック・データ・リカバリ装置及びその方法

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Publication number: JP2014183578A
Application number: JP2014046852A
Authority: JP
Inventors: V Malipatil Amaresh; アマレス・ブイ・マリパティル; Srinivasa Sunil; スニール・スリニバーサ; B Healey Adam; アダム・ビー・ヒーリ; M Aziz Pervez; パルベーズ・エム・アジズ
Original assignee: LSI Corp
Current assignee: LSI Corp
Priority date: 2013-03-15
Filing date: 2014-03-10
Publication date: 2014-09-29
Also published as: EP2779459A1; US8860467B2; TW201448477A; KR20140113422A; US20140266338A1; CN104052469A

Abstract

【課題】従来よりも改良されたクロック・データ・リカバリ装置を提供する。
【解決手段】複数の位相検出回路１１０ａ〜１１０ｎと加算回路１１２とを備えたクロック・データ・リカバリ装置に関する。各位相検出回路１１０ａ〜１１０ｎは、１対のデータサンプルとそれらの間の遷移サンプルとに応じてフェーズアップ信号とフェーズダウン信号とを生成してもよい。加算回路１１２は、複数の位相検出回路１１０ａ〜１１０ｎのフェーズアップ信号とフェーズダウン信号とに応じて調整信号を生成してもよい。フェーズアップ信号の和とフェーズダウン信号の和とに重み付けを行って位相調整にバイアスをかける。
【選択図】図２

Description

本発明は、データリカバリに関し、特に、クロック・データ・リカバリ用のバイアスバングバング型位相検出器に関する。

クロック・データ・リカバリ（ＣＤＲ）回路は、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）通信路において受信側の重要な部分となる。ＣＤＲ回路は、平均二乗誤差（ＭＳＥ）を最小化するような基準に基づいてサンプリングクロックの位相を追従するために用いられる。ＣＤＲ回路は、約１Ｅ−１２又は１Ｅ−１５の超低目標ビット・エラー・レート（ＢＥＲ）を実現できるくらい十分に動作することが重要である。一般に用いられるＣＤＲ回路は、ボーレート型ＣＤＲとバングバング型ＣＤＲの２種に大別することができる。それぞれに利点と欠点がある。

バングバング（又は、アレキサンダー）型ＣＤＲでは、ユニットインターバル（ＵＩ）とも呼ばれるシンボル期間ごとに２回、受信信号をサンプリングする。一方のサンプルがクロス境界上に位置し、他方のサンプルが受信側データアイの中心に位置することが理想的である。連続したデータサンプル２つ（Ｖ［Ｋ−１］及びＶ［Ｋ］）と、この２つのデータサンプルの間の遷移（又は、クロッシング）サンプル１つ（Ｖ［Ｋ−１／２］）とを用いて、現在のサンプリング位相が理想的なサンプリング位置から遅れているのか進んでいるのかを判断する。そして、サンプリング位相をそれに応じて修正する。従来のバングバング型位相検出器（ＢＢＰＤ）を用いたＣＤＲ回路では、遷移サンプリングクロックの位相は収束後のジッタ分布の中央値で安定する。

本発明は、従来よりも改良されたクロック・データ・リカバリ装置を提供する。

本発明は、複数の位相検出回路と加算回路とを備えたクロック・データ・リカバリ装置に関する。各位相検出回路は、１対のデータサンプルとそれらの間の遷移サンプルとに応じてフェーズアップ信号とフェーズダウン信号とを生成してもよい。加算回路は、複数の位相検出回路のフェーズアップ信号とフェーズダウン信号とに応じて調整信号を生成してもよい。フェーズアップ信号の和とフェーズダウン信号の和とに重み付けを行って位相調整にバイアスをかける。

つまり、本発明に係るクロック・データ・リカバリ装置の一形態は、１対のデータサンプルとそれらの間の遷移サンプルとに応じてフェーズアップ信号とフェーズダウン信号とをそれぞれが生成する複数の位相検出回路と、前記複数の位相検出回路の前記フェーズアップ信号と前記フェーズダウン信号とに応じて調整信号を生成する加算回路とを備え、前記フェーズアップ信号の和と前記フェーズダウン信号の和とに重み付けを行って位相調整にバイアスをかける。

ここで、前記バイアスは、内側アイの目標ビット・エラー・レートに基づいて設定されてもよい。

また、前記調整信号は、第１制御パラメータで重み付けられた前記フェーズアップ信号の和と第２制御パラメータで重み付けられた前記フェーズダウン信号の和との差分に基づいてもよい。

また、前記フェーズアップ信号は第１制御パラメータで重み付けられ、前記フェーズダウン信号は第２制御パラメータで重み付けられ、前記第１制御パラメータと前記第２制御パラメータとの比は内側アイの目標ビット・エラー・レートに基づいて設定されてもよい。

また、さらに、前記調整信号に従って遷移サンプリングクロックの位相を調整するループフィルタ兼クロック生成回路を備えてもよい。

また、さらに、受信信号とデータサンプリングクロックとに応じて前記データサンプルを生成する、少なくとも１つのデータ検出器と、前記受信信号と遷移サンプリングクロックとに応じて前記遷移サンプルを生成する、少なくとも１つの遷移検出器とを備え、前記遷移サンプリングクロックの位相は前記調整信号に従って調整されてもよい。

また、さらに、受信信号とデータサンプリングクロックとに応じて前記データサンプルを生成する、少なくとも１つのデータ検出器と、前記受信信号と遷移サンプリングクロックとに応じて前記遷移サンプルを生成する、少なくとも１つの遷移検出器と、前記調整信号に従って前記遷移サンプリングクロックの位相を調整するループフィルタ兼クロック生成回路を備えてよい。

また、本発明に係るクロック・データ・リカバリ装置の別の形態は、データサンプリングクロックに応じて検出データを生成する第１サンプリング回路と、遷移サンプリングクロックに応じて遷移データを生成する第２サンプリング回路と、前記検出データと、前記遷移データと、第１制御パラメータと、第２制御パラメータとに応じて第１位相調整信号と第２位相調整信号とを生成する位相検出回路とを備え、前記遷移サンプリングクロックの位相が収束後に安定する位置は、受信側アイのジッタ分布の中央値に対し、内側アイの目標ビット・エラー・レートに基づく偏りがあってもよい。

ここで、バイアス量は、目標ビット・エラー・レート（ＢＥＲ）に基づいて選択されてもよい。

また、前記第１制御パラメータと前記第２制御パラメータとはプログラム可能であってもよい。

また、前記第１制御パラメータにより、前記遷移サンプリングクロックの位相を増加させるための閾値が設定され、前記第２制御パラメータにより、前記遷移サンプリングクロックの位相を減少させるための閾値が設定されてもよい。

また、前記位相検出回路は、前記遷移サンプリングクロックの位相を増加させるための第１制御信号と前記遷移サンプリングクロックの位相を減少させるための第２制御信号とを生成するオーバーサンプル型位相検出器と、前記第１制御信号に応じて第１フィルタ処理済制御信号を生成する第１累積器と、前記第２制御信号に応じて第２フィルタ処理済制御信号を生成する第２累積器と、前記第１フィルタ処理済制御信号と前記第１制御パラメータとに応じて第１位相調整信号を生成する第１比較器と、前記第２フィルタ処理済制御信号と前記第２制御パラメータとに応じて第２位相調整信号を生成する第２比較器とを備えてもよい。

また、本発明に係るクロック・データ・リカバリの方法の一形態は、受信側のクロック・データ・リカバリ・モジュールの位相検出器にバイアスをかける方法であって、データサンプリングクロックに応じて検出データを生成する検出データ生成ステップと、遷移サンプリングクロックに応じて遷移データを生成する遷移データ生成ステップと、前記検出データと、前記遷移データと、第１制御パラメータと、第２制御パラメータとに応じて位相調整信号を生成する位相調整信号生成ステップとを含み、前記遷移サンプリングクロックの位相が収束後に安定する位置は、受信側アイのジッタ分布の中央値に対し、内側アイの目標ビット・エラー・レートに基づく偏りがあってもよい。

ここで、前記第１制御パラメータと前記第２制御パラメータとの比は、前記内側アイの目標ビット・エラー・レートに基づいて設定されてもよい。

また、前記第１制御パラメータと前記第２制御パラメータとの比は、シンボル期間内の目標設定位置に基づいて適宜設定されてもよい。

本発明により、従来よりも改良されたクロック・データ・リカバリ装置が提供される。

本発明の実施形態は、後述の詳細な説明、並びに、添付された特許請求の範囲及び図面から明らかになる。
図１は、本発明の実施形態を実現する通信路を示す図である。図２は、本発明の実施形態に係るバングバング型位相検出器（ＢＢＰＤ）の例を示す図である。図３は、図２のＢＢＰＤの入出力関係を示す表である。図４は、本発明の実施形態に係る、遷移サンプリングクロックの位相を受信側データアイの内側右端にロックするバングバング型位相検出器（ＢＢＰＤ）の例を示す図である。図５は、遷移サンプリングクロックの位相をデータアイの内側左端にロックする図４のＢＢＰＤを示す図である。図６は、本発明の実施形態に係るバングバング型位相検出器の様々な閾値設定におけるゲインと位相誤差との関係を示す図である。図７は、受信側データアイの内側左端で安定する遷移サンプリング位相を示す図である。図８は、受信側データアイの内側右端で安定する遷移サンプリング位相を示す図である。図９は、様々な閾値における遷移サンプリングクロックの位相の位相収束挙動を示す図である。

２０１３年３月１５日出願の米国仮特許出願第６１／７９０，０４６号明細書の全内容が、ここに参考文献として援用される。

本発明の実施形態は、クロック・データ・リカバリ（ＣＤＲ）に適用されるバイアスバングバング型位相検出器（ＢＢＰＤ）を実装する方法及び／又は装置を含む。本発明の実施形態に係るバイアスバングバング型位相検出器では、通常、１対の制御パラメータによって、受信側データアイの内側右端又は内側左端に収束を偏らせることができる。実施形態では、制御パラメータを特定値に設定することにより、所望のビット・エラー・レート（ＢＥＲ）で受信側データアイの内側左端又は内側右端に遷移サンプリングクロックの位相をロックする。また、実施形態では、制御パラメータ２つの比率を所望のＢＥＲに従って設定する。

図１は、本発明の実施形態に係るバイアスバングバング型位相検出器（ＢＢＰＤ）を備えたシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）通信路９０のブロック図である。ＳｅｒＤｅｓ通信路９０では、例えば、磁気記録システムの背面板又はドライブヘッドなどの物理的な伝送媒体によるチャネル障害が生じる。ある実施形態では、通常、通信路９０は所定のボーレートで動作する。図１に示す実施例では、伝送路９２を通る前に、伝送ＦＩＲ（ｆｉｎｉｔｅｉｍｐｕｌｓｅｒｅｓｐｏｎｓｅ）フィルタ（ＴＸＦＩＲ）９１を通って任意選択的に信号搬送データ（例えば、ＤＡＴＡ）を等化、又は、フィルタ処理する。伝送路９２を通過した後、受信イコライザ（ＲＸＥＱ）９３によって任意選択的に受信信号をフィルタ処理、又は、等化してもよい。ＲＸＥＱ９３は、例えば、連続時間フィルタとして実装されてもよい。ＲＸＥＱ９３の出力信号は、データサンプリングクロック信号（例えば、Ｄ＿ＣＬＫ）を用いるスイッチ９４と遷移（又は、クロッシング）サンプリングクロック信号（例えば、Ｔ＿ＣＬＫ）を用いるスイッチ９５とによりボーレートでサンプリングされる。

ある実施形態では、データ検出器９６（又は、スライサー）は、クロックＤ＿ＣＬＫを用いて、スイッチ９４からのサンプルを２値化し、この２値化サンプルを閾値（例えば、ゼロ）と比較する。このデータ検出器９６は、データサンプリングクロックに応じて検出データを生成する第１サンプリング回路の一例である。クロッシング検出器９７（又は、スライサー）は、クロックＴ＿ＣＬＫを用いて、スイッチ９５からのサンプルを２値化し、この２値化サンプルを閾値（例えば、ゼロ）と比較する。このクロッシング検出器９７は、遷移サンプリングクロックに応じて遷移データを生成する第２サンプリング回路の一例である。サンプリングクロック（又は、位相）Ｄ＿ＣＬＫ及びＴ＿ＣＬＫは、それぞれ、データ検出器９６で生成された検出データ（例えば、ＤＥＴＥＣＴＥＤＤＡＴＡ）及び遷移検出器９７で生成された遷移データ（例えば、ＴＲＡＮＳＩＴＩＯＮＤＡＴＡ）に基づき、クロック・データ・リカバリ（ＣＤＲ）回路１００によって生成される。ある実施形態では、回路１００は、ブロック（又は、回路）１０２とブロック（又は、回路）１０４とを備える。実施形態では、ブロック１０２は、本発明の実施形態に係るバイアスバングバング型位相検出器（ＢＢＰＤ）回路を実装し、ブロック１０４は、クロック・データ・リカバリのループフィルタ兼クロック生成回路を実装する。

一般に、受信信号波形の位相は不明であり、元のデータを伝送した周波数と受信側の公称サンプリングクロック周波数との間に周波数オフセットが存在する可能性がある。ある実施形態におけるＣＤＲ回路１００の機能は、サンプリングされた波形がデータ検出器９６を通過する際に、伝送信号の位相及び周波数が不明という事実にもかかわらずデータを正確に再生できるよう受信信号のアナログ波形を正確にサンプリングすることである。ＣＤＲ回路１００は、適応フィードバック回路であることが多く、受信信号波形をサンプリングして正確なデータ検出ができる修正済再生クロックを生成するために、フィードバックループにより公称クロックの位相及び周波数を調整する必要がある。

ある実施形態では、データ検出器９６は、スライサー（例えば、振幅閾値に基づく判定装置）、又は、シーケンス検出器などのより複雑な検出器として実装される。高速アプリケーションの場合、データ検出器９６は、ＣＤＲ回路１００からのデータサンプリングクロックＤ＿ＣＬＫをクロック信号とするスライサーとして実装されることが多い。ある実施形態では、データ信号のサンプリングに加え、データ検出器９６は、サンプリングされたアナログ値とスライサーの閾値（例えば、Ｓ）とに基づいて信号を「１」か「０」の２値に原則的に量子化する。時間Ｋにおけるデータ検出器９６の入力をＷ（Ｋ）とすると、データ検出器９６の出力（例えば、Ｖ（Ｋ））は以下の式で与えられる。

Ｖ（Ｋ）＝１（Ｗ（Ｋ）＞Ｓの場合）
＝０（そうでない場合）

実施形態におけるＣＤＲ回路１００は、位相検出器（ＰＤ）、ループフィルタ、クロック生成回路などいくつかの構成要素を備えてもよい。図１に示すように、例として、ＣＤＲ回路１００は、バイアスバングバング型位相検出器（ＢＢＰＤ）回路として実装される位相検出器１０２と、ＣＤＲのループフィルタ兼クロック生成器（デジタルループフィルタ）として実装されるループフィルタ１０４とを備える。バイアスＢＢＰＤ１０２は、いくつかの数量を処理して受信信号をサンプリングするのに必要なタイミング調整値を概算する。データサンプリングクロックＤ＿ＣＬＫのタイミングは、データサンプリング位相調整信号（例えば、Ｄ＿ＡＤＪ）により調整される。ある実施形態では、データサンプリングクロックのタイミングは従来技術を用いて調整される。遷移サンプリングクロックＴ＿ＣＬＫのタイミングは、信号（例えば、Ｔ＿ＡＤＪ）により調整される。遷移サンプリングクロックＴ＿ＣＬＫは、普通、データサンプリングクロックＤ＿ＣＬＫからボー期間の１／２分ずれる。実施形態における遷移サンプリングクロックのタイミングは、下記の技術を用いて調整される。

ある実施形態では、ＢＰＤ１０２から出力されるタイミング調整値をＣＤＲループ１０４によってフィルタ処理した後に、サンプリングクロックＤ＿ＣＬＫ及びＴ＿ＣＬＫの位相を調整する。クロックＤ＿ＣＬＫ及びクロックＴ＿ＣＬＫは、通常、対になっている（例えば、Ｄ＿ＡＤＪはＴ＿ＡＤＪに等しい）。ＢＢＰＤ１０２の場合、検出データをサンプリングするためのデータサンプリングクロックと、遷移データをサンプリングするための、データサンプリングクロックからボー期間の１／２前後分ずれた遷移サンプリングクロックとの少なくとも２つが必要である。遷移データがＶ（Ｋ）に対し約１／２期間分位相がずれてサンプリングされることを示すために、遷移サンプルデータはＶ（Ｋ−１／２）と表される。また、ＢＢＰＤ１０２は、検出データの１ボー期間分遅延したもの（例えば、Ｖ（Ｋ−１））も使用する（図１には特に図示していない）。ある実施形態では、遅延データＶ（Ｋ−１）をＢＢＰＤ１０２でＶ（Ｋ）から内部的に作成できる。実施形態におけるＢＢＰＤ１０２の入出力関係には、図３に示すルックアップテーブルの特徴がある。ＢＢＰＤ１０２は、１ボー期間あたり１以上のサンプルであるため、オーバーサンプル型位相検出器に分類される。

図２は、本発明の実施形態に係る図１の回路１００の実施例を示すブロック図である。ある実施形態では、回路１０２は、複数のブロック（又は、回路）１１０ａ〜１１０ｎと、ブロック（又は、回路）１１２とを備える。回路１１０ａ〜１１０ｎはそれぞれ、１対のデータサンプルとそれらの間の遷移サンプルとに応じてフェーズアップ信号とフェーズダウン信号とをそれぞれが生成する位相検出回路の一例であり、オーバーサンプル（バングバング）型位相検出器（ＰＤ）として実装されてもよい。回路１１０ａは、１対の信号（例えば、ＵＰ１・ＤＮ１）を出力してもよい。同様に、回路１１０ｂは、１対のフェーズアップ信号及びフェーズダウン信号（例えば、ＵＰ２・ＤＮ２）を出力してもよい。回路１１０ｃ〜１１０ｎはそれぞれ、１対のフェーズアップ信号及びフェーズダウン信号（例えば、ＵＰ３・ＤＮ３、〜、ＵＰｎ・ＤＮｎ）を出力してもよい。回路１１２は、複数の位相検出回路１１０ａ〜１１０ｎと１対の制御パラメータ（例えば、ＴＵＰ及びＴＤＮ）とに基づき、複数の位相調整信号（例えば、ＵＰ１／ＤＮ１〜ＵＰｎ／ＤＮｎ）に応じた信号Ｔ＿ＡＤＪを出力してもよい。

回路１１２は、複数の位相検出回路のフェーズアップ信号とフェーズダウン信号とに応じて調整信号を生成する加算回路の一例であり、回路１１０ａ〜１１０ｎの各出力を組み合わせて信号Ｔ＿ＡＤＪを生成してもよい。回路１１０ａ〜１１０ｎの出力を組み合わせることにより、回路１１２は、回路１１０ａ〜１１０ｎで行われた位相判定をｎ個のシンボル期間分統合する。つまり、回路１１２は、フェーズアップ信号の和とフェーズダウン信号の和とに重み付けを行って位相調整にバイアスをかける。ある実施形態におけるブロック１１２の入出力関係は、以下の式で表すことができる。

実施形態では、信号Ｔ＿ＡＤＪを用いて、遷移サンプリングクロックの位相を直接制御する。ある実施形態では、信号Ｔ＿ＡＤＪを用いて、遷移サンプリングクロックの位相をＣＤＲループ１０４を介して制御する。

図３は、図２の位相検出器１０２の入出力関係を示すルックアップテーブル２００の図である。値ρは、目標ビット・エラー・レート（ＢＥＲ）に基づくものである。目標ＢＥＲは、制御パラメータＴＵＰと制御パラメータＴＤＮの比で設定される（例えば、ＴＵＰ／ＴＤＮ）。つまり、第１制御パラメータと第２制御パラメータとの比は、内側アイの目標ビット・エラー・レートに基づいて設定される。制御パラメータＴＵＰが制御パラメータＴＤＮより大きい場合、遷移サンプリングクロックの位相は受信側アイの内側右端の方に偏る。制御パラメータＴＵＰと制御パラメータＴＤＮとを等しく設定することにより、回路１１２は、従来のバングバング型位相検出器のように動作することができる。

図４及び図５は、本発明の実施形態に係る図１のバイアスバングバング型位相検出器（ＢＢＰＤ）１０２の別の実施例を示す回路１０２’の図である。ＢＢＰＤ１０２’の正負の閾値設定により、遷移サンプリングクロックの位相を受信側アイの内側右端（図４）の方に偏らせるか、受信側アイの内側左端（図５）の方に偏らせることができる。

ある実施形態におけるバイアスバングバング型位相検出器１０２’は、オーバーサンプル型位相検出器（ＰＤ）１２０と、アップ判定累積ブロック（ＡＣＣ＿ＵＰ）１２２と、ダウン判定累積ブロック（ＡＣＣ＿ＤＮ）１２４と、比較ブロック１２６と、比較ブロック１２８とを備える。累積ブロック１２２及び１２４は、位相検出器１２０からの位相調整判定（例えば、ＵＰ又はＤＮ）をシンボル期間分（例えば、８期間分、１６期間分など）統合する。累積ブロック１２２は、第１制御信号に応じて第１フィルタ処理済制御信号を生成する第１累積器の一例である。累積ブロック１２４は、第２制御信号に応じて第２フィルタ処理済制御信号を生成する第２累積器の一例である。比較ブロック１２６は、第１フィルタ処理済制御信号と第１制御パラメータとに応じて第１位相調整信号を生成する第１比較器の一例であり、アップ判定の累積値が所定の正の閾値（例えば、Ｔ＿ＰＯＳ）を超えている（例えば、Ｔ＿ＰＯＳより大きい）かどうかを判断する。比較ブロック１２８は、第２フィルタ処理済制御信号と第２制御パラメータとに応じて第２位相調整信号を生成する第２比較器の一例であり、ダウン判定の累積値が所定の負の閾値（例えば、Ｔ＿ＮＥＧ）を超えている（例えば、Ｔ＿ＮＥＧより小さい）かどうかを判断する。ブロック１２６の出力とブロック１２８の出力とを用いて、遷移サンプリングクロックの位相を調整する。例えば、ある実施形態では、ブロック１２６の出力を用いて位相補間コード（例えば、ＰＩ）をインクリメントし、ブロック１２８の出力を用いて位相補間コードＰＩをデクリメントする。実施形態では、遷移サンプリングクロックの位相を位相補間コードに応じて選択してもよい。例えば、ある実施形態では、電圧制御発振器（ＶＣＯ）と位相補間回路（ＰＩ）又は位相選択回路（ＰＳＣ）とをＣＤＲのループフィルタ兼クロック生成モジュール（例えば、図１のブロック１０４）の一部として実装してもよい。ＶＣＯは、位相補間コードに従って遷移サンプリングクロックを生成するために、位相補間回路又は位相選択回路で用いられる可能性がある多相クロックを生成してもよい。

実施形態では、ＢＢＰＤ１０２’のバイアスを２つの制御パラメータＴＨＩＧＨ及びＴＬＯＷから決定する。例えば、バイアスバングバング型位相検出器の動作の場合は、ＴＨＩＧＨをＴＬＯＷより大きな値に設定し、従来のバングバング型位相検出器の動作の場合は、ＴＨＩＧＨをＴＬＯＷと同じ値に設定する。比ＴＨＩＧＨ／ＴＬＯＷは、通常、目標ビット・エラー・レート（ＢＥＲ）に基づき設定される。ある実施形態では、ＴＨＩＧＨの値は２５６であり、ＴＬＯＷにはより小さな値（例えば、１、１６、６４など）が目標ＢＥＲに基づき選択される。

実施形態及び／又は動作事例では、所定の負の閾値Ｔ＿ＮＥＧの大きさがＴＨＩＧＨに設定され（例えば、Ｔ＿ＮＥＧ＝−ＴＨＩＧＨ）、所定の正の閾値Ｔ＿ＰＯＳの大きさがＴＬＯＷに設定されている（例えば、Ｔ＿ＰＯＳ＝ＴＬＯＷ）場合、ＢＢＰＤ１０２’には内側右端（又は、アップ）の方にバイアスがかけられる。所定の正の閾値の大きさがＴＨＩＧＨに設定され（例えば、Ｔ＿ＰＯＳ＝ＴＨＩＧＨ）、所定の負の閾値の大きさがＴＬＯＷに設定されている（例えば、Ｔ＿ＮＥＧ＝−ＴＬＯＷ）場合、ＢＢＰＤ１０２’には内側左端（又は、ダウン）の方にバイアスがかけられる。提示例では、遷移サンプリングクロックの位相を受信側アイの内側の端にロックするとしてバイアス設定を説明したが、特定アプリケーションの設計基準を満たすようにバイアスを適宜設定してもよい。

図６は、本発明の実施形態に係るバイアス方式を実装したバングバング型位相検出器の様々な閾値設定における線形ゲインと位相誤差との関係の例を示す図である。

図７は、受信側データアイの内側左端で安定する遷移サンプリングクロックの位相を示す図である。Ｖ（Ｋ−１）とＶ（Ｋ−１／２）との時間間隔はτに等しい。Ｖ（Ｋ−１／２）とＶ（Ｋ）との時間間隔はＴ−τに等しい。

図８は、受信側データアイの内側右端で安定する遷移サンプリングクロックの位相を示す図である。図７と同様に、図８では、Ｖ（Ｋ−１）とＶ（Ｋ−１／２）との時間間隔はτに等しい。Ｖ（Ｋ−１／２）とＶ（Ｋ）との時間間隔はＴ−τに等しい。

図９は、様々な閾値における遷移サンプリングクロックの位相の位相収束挙動を示すグラフ８００の図である。曲線８０２は、制御パラメータＴＨＩＧＨとＴＬＯＷの両方を２５６に設定した場合の、本発明の実施形態に係るバイアスバングバング型位相検出器の位相収束挙動を示す。曲線８０４は、制御パラメータＴＨＩＧＨを２５６に設定し、制御パラメータＴＬＯＷを６４に設定した場合の、本発明の実施形態に係るバイアスバングバング型位相検出器の位相収束挙動を示す。曲線８０６は、制御パラメータＴＨＩＧＨを２５６に設定し、制御パラメータＴＬＯＷを１６に設定した場合の、本発明の実施形態に係るバイアスバングバング型位相検出器の位相収束挙動を示す。曲線８０８は、制御パラメータＴＨＩＧＨを２５６に設定し、制御パラメータＴＬＯＷを１に設定した場合の、本発明の実施形態に係るバイアスバングバング型位相検出器の位相収束挙動を示す。

ＳｅｒＤｅｓ（リアライザ／デシリアライザ）といった通信システムの受信側におけるクロック・データ・リカバリ（ＣＤＲ）回路は、受信側の正確な動作に必要な最適サンプリング位相を取得かつ追従し、ビット・エラー・レート（ＢＥＲ）の性能目標にかなう助けとなる。実施形態におけるＣＤＲ回路は、位相調整が必要な方向の傾きを出力する位相検出器により駆動される。必要な位相更新の方向は、現在のデータサンプル（例えば、Ｖ（Ｋ））と前回のデータサンプル（例えば、Ｖ（Ｋ−１））と遷移サンプル（例えば、Ｖ（Ｋ−１／２））とを考慮して決定される。

従来のバングバング型位相検出器（ＢＢＰＤ）の場合、ＵＰ（右移動）とＤＮ（左移動）は均等に重み付けられる。したがって、収束後は、以下のようになる。

Ｐｒｏｂ（Ｖ（Ｋ−１／２）＝Ｖ（Ｋ−１））＝Ｐｒｏｂ（Ｖ（Ｋ−１／２）＝Ｖ（Ｋ））＝０．５

遷移サンプリング位相を内側左端においてＢＥＲ＝ρでロックするために、サンプルＶ（Ｋ−１／２）＝Ｖ（Ｋ）は確率１−ρで一致する必要がある。したがって、サンプルＶ（Ｋ−１／２）は、重み１−ρで右に移動し、重みρで左に移動する。

実施形態では、ＣＤＲ位相が左又は右に移動する重みは、１対の制御パラメータＴＨＩＧＨ及びＴＬＯＷにより決定される。比ＴＨＩＧＨ／ＴＬＯＷは、遷移サンプルラッチを内側アイの特定の端にロックするための目標ＢＥＲを表している。ＴＨＩＧＨがＴＬＯＷと等しい場合に、「従来の」ＢＢＰＤ関係が得られる。すなわち、アイ内へ移動する確率とアイ外へ移動する確率とが等しい。比ＴＨＩＧＨ／ＴＬＯＷが大きいほどアイの端がよりきれいに見える（ρがより小さい）ことを意味するが、位相の収束時間はより長くなる。つまり、第１制御パラメータと第２制御パラメータとの比は、内側アイの目標ビット・エラー・レートに基づいて設定される。ただし、第１制御パラメータと第２制御パラメータとの比は、シンボル期間内の目標設定位置に基づいて適宜設定されてもよい。

用語「〜してもよい」及び「通常」が動詞と共にここで用いられる場合、その記載内容は例示であり、開示された具体例だけでなく開示に基づいて得られる他の例も包含するほど十分に広義であることを意味する。ここで用いられる用語「〜してもよい」及び「通常」は、対応要素を除外する好適性又は可能性を必ずしも暗示するものではない。

実施形態を参照しながら本発明を具体的に示して説明してきたが、当業者であれば、本発明の範囲から逸脱することなく形態及び詳細を変更してもよいと理解されよう。

Claims

１対のデータサンプルとそれらの間の遷移サンプルとに応じてフェーズアップ信号とフェーズダウン信号とをそれぞれが生成する複数の位相検出回路と、
前記複数の位相検出回路の前記フェーズアップ信号と前記フェーズダウン信号とに応じて調整信号を生成する加算回路とを備え、
前記フェーズアップ信号の和と前記フェーズダウン信号の和とに重み付けを行って位相調整にバイアスをかける
クロック・データ・リカバリ装置。
前記バイアスは、内側アイの目標ビット・エラー・レートに基づいて設定される
請求項１に記載のクロック・データ・リカバリ装置。
前記調整信号は、第１制御パラメータで重み付けられた前記フェーズアップ信号の和と第２制御パラメータで重み付けられた前記フェーズダウン信号の和との差分に基づく
請求項１に記載のクロック・データ・リカバリ装置。
前記フェーズアップ信号は第１制御パラメータで重み付けられ、前記フェーズダウン信号は第２制御パラメータで重み付けられ、前記第１制御パラメータと前記第２制御パラメータとの比は内側アイの目標ビット・エラー・レートに基づいて設定される
請求項１に記載のクロック・データ・リカバリ装置。
さらに、
前記調整信号に従って遷移サンプリングクロックの位相を調整するループフィルタ兼クロック生成回路を備える
請求項１に記載のクロック・データ・リカバリ装置。
さらに、
受信信号とデータサンプリングクロックとに応じて前記データサンプルを生成する、少なくとも１つのデータ検出器と、
前記受信信号と遷移サンプリングクロックとに応じて前記遷移サンプルを生成する、少なくとも１つの遷移検出器とを備え、前記遷移サンプリングクロックの位相は前記調整信号に従って調整される
請求項１に記載のクロック・データ・リカバリ装置。
さらに、
受信信号とデータサンプリングクロックとに応じて前記データサンプルを生成する、少なくとも１つのデータ検出器と、
前記受信信号と遷移サンプリングクロックとに応じて前記遷移サンプルを生成する、少なくとも１つの遷移検出器と、
前記調整信号に従って前記遷移サンプリングクロックの位相を調整するループフィルタ兼クロック生成回路を備える
請求項１に記載のクロック・データ・リカバリ装置。
データサンプリングクロックに応じて検出データを生成する第１サンプリング回路と、
遷移サンプリングクロックに応じて遷移データを生成する第２サンプリング回路と、
前記検出データと、前記遷移データと、第１制御パラメータと、第２制御パラメータとに応じて第１位相調整信号と第２位相調整信号とを生成する位相検出回路とを備え、
前記遷移サンプリングクロックの位相が収束後に安定する位置は、受信側アイのジッタ分布の中央値に対し、内側アイの目標ビット・エラー・レートに基づく偏りがある
クロック・データ・リカバリ装置。
バイアス量は、目標ビット・エラー・レート（ＢＥＲ）に基づいて選択される
請求項８に記載のクロック・データ・リカバリ装置。
前記第１制御パラメータと前記第２制御パラメータとはプログラム可能である
請求項８に記載のクロック・データ・リカバリ装置。
前記第１制御パラメータにより、前記遷移サンプリングクロックの位相を増加させるための閾値が設定され、
前記第２制御パラメータにより、前記遷移サンプリングクロックの位相を減少させるための閾値が設定される
請求項８に記載のクロック・データ・リカバリ装置。
前記位相検出回路は、
前記遷移サンプリングクロックの位相を増加させるための第１制御信号と前記遷移サンプリングクロックの位相を減少させるための第２制御信号とを生成するオーバーサンプル型位相検出器と、
前記第１制御信号に応じて第１フィルタ処理済制御信号を生成する第１累積器と、
前記第２制御信号に応じて第２フィルタ処理済制御信号を生成する第２累積器と、
前記第１フィルタ処理済制御信号と前記第１制御パラメータとに応じて第１位相調整信号を生成する第１比較器と、
前記第２フィルタ処理済制御信号と前記第２制御パラメータとに応じて第２位相調整信号を生成する第２比較器とを備える
請求項８に記載のクロック・データ・リカバリ装置。
受信側のクロック・データ・リカバリ・モジュールの位相検出器にバイアスをかける方法であって、
データサンプリングクロックに応じて検出データを生成する検出データ生成ステップと、
遷移サンプリングクロックに応じて遷移データを生成する遷移データ生成ステップと、
前記検出データと、前記遷移データと、第１制御パラメータと、第２制御パラメータとに応じて位相調整信号を生成する位相調整信号生成ステップとを含み、
前記遷移サンプリングクロックの位相が収束後に安定する位置は、受信側アイのジッタ分布の中央値に対し、内側アイの目標ビット・エラー・レートに基づく偏りがある
方法。
前記第１制御パラメータと前記第２制御パラメータとの比は、前記内側アイの目標ビット・エラー・レートに基づいて設定される
請求項１３に記載の方法。
前記第１制御パラメータと前記第２制御パラメータとの比は、シンボル期間内の目標設定位置に基づいて適宜設定される
請求項１３に記載の方法。