JP2016134865A

JP2016134865A - マーク率ジッタ補正ｃｄｒ回路

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Publication number: JP2016134865A
Application number: JP2015009983A
Authority: JP
Inventors: 輝希中里; Teruki Nakazato; 邦孝小槇; Kunitaka Komaki
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 2015-01-22
Filing date: 2015-01-22
Publication date: 2016-07-25
Anticipated expiration: 2035-01-22
Also published as: JP6525600B2

Abstract

【課題】マーク率を予測し、かつ入力ビット毎に位相を変えることによりマーク率ジッタを削減するＣＤＲ回路を提供すること。【解決手段】本発明のＣＤＲ回路は、シリアルデータをリカバリクロックでサンプリングしリカバリデータを出力するサンプリング回路と、シリアルデータとリカバリクロックの位相差を出力する位相比較回路と、位相差とリカバリデータの入力に対して位相オフセット量を出力するオフセット量選択回路と、位相差と位相オフセット量からリカバリクロックの位相を選択する位相選択回路を備える。位相選択回路は、リカバリクロックを選択する際に、オフセット量選択回路がシリアルデータとシリアルデータのマーク率に対応した位相オフセット量だけオフセットしたクロック選択信号を出力する。【選択図】図１

Description

本発明は、ＣＤＲ回路に関し、特にマーク率によって変化するジッタを補正するＣＤＲ回路に関する。

クロックデータリカバリ（ＣＤＲ）回路はデータ信号の遷移タイミングからクロック信号を再生する回路である。これを利用したデータ通信はＰＣＩＥｘｐｒｅｓｓをはじめ広く利用されている。以下に従来の例を示す。

図４は一般的なＣＤＲ回路１の概略構成を示すブロック図である。図において、サンプリング回路２は、受信したシリアルデータの信号をリカバリクロックでサンプリングし、リカバリデータを出力する。位相比較回路３は、シリアルデータとリカバリクロックの位相差を出力する。位相選択回路４は、位相比較回路３が出力した位相差を入力として受け、該位相差からリカバリクロックの位相を選択する。このように、位相情報とリカバリクロックの位相差からクロックの位相を決定し、クロック選択信号をマルチプレクサ５に送信する。

通信線上でマーク率の変化によるジッタが生じるとエッジの推定に誤りが生じて、データを正しくサンプリングできない場合がある。なお、マーク率とは、シリアルデータ中の１の割合を表す値であり、例えば、０１０１ならマーク率５０％、０１１１ならマーク率７５％となる。

データが正しく受信されないと通信効率の低下や深刻な障害が発生する可能性があるため、データ通信路を設計する際には冗長性や時間余裕を持たせた設計を行うことが一般的である。しかしながら、冗長性や時間余裕は通信効率の低下に繋がるため、データエッジ位相のヒストグラムから最適な位相を選択するといったＣＤＲ回路が従来技術として提案されている（特許文献１，２）。

国際公開第２０１３／１３２７１６号特許第５５７５０８２号公報

しかし、ジッタにはマーク率に依存して変化する成分があるため、受信信号に追従するとジッタの変化に遅れることになる。また、マーク率によりデューティ比が変化することがあるため、デューティ比を変えずに位相を変えるだけでは対応できない。

図２は、マーク率によってエッジ位相の分布が変化した場合の例である。マーク率が５０％よりも悪くなることで、図に示すように、現在のリカバリデータが０か１かによって、ジッタの分布が変わって来る場合がある。ＣＤＲ回路は、シリアルデータの内容によらずリカバリクロックの位相を、シリアルデータのエッジ位相に追従しようとするが、マーク率が４０％や６０％の場合、現在のリカバリデータの０／１によってエッジ位相の分布がピークを２つ持つので、エッジ位置が特定できず、追従性が悪くなる。

そこで本発明の目的は、マーク率を予測し、かつ入力ビット毎に位相を変えることによりマーク率ジッタを削減するＣＤＲ回路を提供することである。

本願の請求項１に係る発明は、シリアルデータを受信しリカバリデータとリカバリクロックを出力するＣＤＲ回路であって、前記シリアルデータを前記リカバリクロックでサンプリングし前記リカバリデータを出力するサンプリング回路と、前記シリアルデータと前記リカバリクロックの位相差を出力する位相比較回路と、前記位相差と前記リカバリデータの入力に対して位相オフセット量を出力するオフセット量選択回路と、前記位相差と前記位相オフセット量から前記リカバリクロックの位相を選択する位相選択回路を備え、前記位相選択回路は、前記リカバリクロックを選択する際に、前記オフセット量選択回路が前記シリアルデータと前記シリアルデータのマーク率に対応した前記位相オフセット量だけオフセットしたクロック選択信号を出力する、ことを特徴とするＣＤＲ回路である。

本願の請求項２に係る発明は、前記マーク率と前記位相オフセット量との関係を定義するプロファイルを予め記憶しておき、前記プロファイルに基づき、前記オフセット量選択回路が現在のマーク率に対応する前記位相オフセット量を決定する、ことを特徴とする請求項１に記載のＣＤＲ回路である。

本願の請求項３に係る発明は、前記オフセット量選択回路は、前記位相比較回路が前記位相差を検出した際に、前記リカバリデータと前記リカバリデータのマーク率に対応付けて前記位相差を記録し、前記リカバリデータと前記リカバリデータのマーク率に対応付けて記録した前記位相差に基づき、現在の前記リカバリデータと前記リカバリデータのマーク率に対応する前記位相オフセット量を決定する、ことを特徴とする請求項１に記載のＣＤＲ回路である。

本発明により、マーク率毎に位相差を保存し、また補正することで、ジッタのうちマーク率に依存する成分を削減することが可能となり、そのＣＤＲ回路のデータ受信エラーを低減することが可能となる。これにより、通信効率の向上や障害発生の抑制が可能となる。

本発明の実施形態におけるＣＤＲ回路の概略構成を示すブロック図である。受信データに発生するジッタの分布を示す図である。本発明を適用することにより改善された受信データに発生するジッタの分布を示す図である。従来技術におけるＣＤＲ回路の概略構成を示すブロック図である。マーク率の変化に応じて受信データに発生するジッタの分布を説明する図である。

以下、本発明の実施の形態を図面と共に説明する。なお、従来技術と同一または類似する構成は同じ符号を用いて説明する。
図１は、本発明のマーク率ジッタ補正ＣＤＲ回路の概略構成を示すブロック図である。本発明のＣＤＲ回路１は、サンプリング回路２、位相比較回路３、位相選択回路４、マルチプレクサ５に加えて、オフセット量選択回路６を備える。

サンプリング回路２は、受信したシリアルデータの信号をリカバリクロックでサンプリングし、リカバリデータを出力する。また、位相比較回路３は、シリアルデータとリカバリクロックの位相差を出力する。
位相選択回路４は、位相比較回路３が出力した位相差と、後述するオフセット量選択回路６が出力した位相オフセット量を入力として受け、該位相差と該位相オフセット量からリカバリクロックの位相を選択し、クロック選択信号をマルチプレクサ５に送信する。

本発明の特徴的構成であるオフセット量選択回路６は、リカバリデータのマーク率とリカバリデータの現在の値（０又は１）を観測し、観察したリカバリデータのマーク率と現在のリカバリデータの値に対して位相差を対応付けて記録すると共に、リカバリデータのマーク率と現在のリカバリデータの値に対応する位相オフセット量を出力する。

例えば、マーク率Ｍを持つシリアルデータを受信する場合、オフセット量選択回路６は、マーク率Ｍ、現在のリカバリデータの値Ｘ及び該信号のエッジ位相情報を記録すると共に、マーク率がＭかつ現在のリカバリデータの値がＸの場合のオフセット量ｔ_MXを決定する。

すなわち、サンプリング回路２がマーク率Ｍのリカバリデータを出力したとき、オフセット量選択回路６はマーク率Ｍ、及び現在のリカバリデータの値Ｘを検出し位相差と関連付けて記録すると同時に、位相選択回路４にマーク率Ｍ、及び現在のリカバリデータの値Ｘに対応する位相オフセット量ｔ_MXを通知する。

この様に構成することで、図５のようにエッジ位相の分布がピークを２つ持つ場合であっても、次のビットを受信する際にはマーク率及び現在のリカバリデータ毎にオフセットを持ったリカバリクロックが選択されるため、マーク率ジッタの低減が可能となる。

図２に本発明を適用する前の受信データのジッタを示す。本発明を適用する前は、マーク率が悪い場合（５０％から外れた場合）、図に示すようにリカバリデータが０か１かによって、ジッタの分布が中心からマーク率に応じてオフセットした複数のピークを持つ。

本発明を適用することにより、前もってその関係を測定して記録したプロファイルを作成し、オフセット量選択回路６が、測定したマーク率とその時のリカバリデータの値およびプロファイルによってオフセット量を決定することができるようになる。

実際にはマーク率の値は送受信しているデータによって刻一刻変化するので、オフセット量選択回路６が、マーク率の移動平均を計算してこれを現在のマーク率とするように構成し、このマーク率を元に算出されたオフセット量を、位相比較回路３の出力に加えて位相を選択するようにすることで、あたかも、図５に示すように、ジッタが無くなったかのように見え、より適切な位相選択が可能である。
なお、上の文章ではマーク率の計算に移動平均を用いる例を示したが、その時々の大まかなマーク率を求めることができるのであれば、他の方法でも構わない。

また、通信に使用しているデバイスの個体差等により、前もって測定したマーク率とジッタの関係と、実際の関係との乖離が大きい場合は、オフセット量選択回路６が、実機上でマーク率とジッタとの関係を記録して、プロファイルを作成してもよい。

１ＣＤＲ回路
２サンプリング回路
３位相比較回路
４位相選択回路
５マルチプレクサ
６オフセット量選択回路

Claims

シリアルデータを受信しリカバリデータとリカバリクロックを出力するＣＤＲ回路であって、
前記シリアルデータを前記リカバリクロックでサンプリングし前記リカバリデータを出力するサンプリング回路と、
前記シリアルデータと前記リカバリクロックの位相差を出力する位相比較回路と、
前記位相差と前記リカバリデータの入力に対して位相オフセット量を出力するオフセット量選択回路と、
前記位相差と前記位相オフセット量から前記リカバリクロックの位相を選択する位相選択回路を備え、
前記位相選択回路は、前記リカバリクロックを選択する際に、前記オフセット量選択回路が前記シリアルデータと前記シリアルデータのマーク率に対応した前記位相オフセット量だけオフセットしたクロック選択信号を出力する、
ことを特徴とするＣＤＲ回路。
前記マーク率と前記位相オフセット量との関係を定義するプロファイルを予め記憶しておき、
前記プロファイルに基づき、前記オフセット量選択回路が現在のマーク率に対応する前記位相オフセット量を決定する、
ことを特徴とする請求項１に記載のＣＤＲ回路。
前記オフセット量選択回路は、前記位相比較回路が前記位相差を検出した際に、前記リカバリデータと前記リカバリデータのマーク率に対応付けて前記位相差を記録し、前記リカバリデータと前記リカバリデータのマーク率に対応付けて記録した前記位相差に基づき、現在の前記リカバリデータと前記リカバリデータのマーク率に対応する前記位相オフセット量を決定する、
ことを特徴とする請求項１に記載のＣＤＲ回路。