CN104682956A - 一种带校正的锁相环及其校正方法 - Google Patents

Abstract

本发明提供一种带校正的锁相环及其校正方法，用以降低锁相环输出时钟抖动。带校正的锁相环，分为主环路和校正环路，主环路包括鉴频/鉴相器、电荷泵、低通滤波器、压控振荡器、分频器；校正环路包括锁定检测器、时间数字转换器、两个计数器、两个数字比较器以及数模转换器，具体的连接方式为：反馈时钟和参考时钟作为时间锁定检测器和时间数字转换器的输入；时间数字转换器的输出与第一计数器和第二计数器的输入相连；第一、第二计数器的输出分别与第一、第二比较器的输入相连，比较器的输出和锁定检测器的输出接到数模转换器的输入；数模转换器的输出与电荷泵相连，控制电荷泵的输出电流。

Description

一种带校正的锁相环及其校正方法

技术领域

本发明属于微电子技术领域，涉及微电子技术中的锁相环，具体为一种带校正的锁相环及其校正方法。

背景技术

随着集成电路的性能不断提高，微处理器的主频也在逐渐提高。在芯片内部，一个稳定的高频时钟产生电路显得尤为重要。但是由于噪声的干扰，时钟的偏移和抖动对系统性能的影响十分明显，单纯的振荡器很难得到高速稳定的时钟。当今，在集成电路领域，锁相技术被广泛用于产生高速高精度的时钟信号。

通常的锁相环结构如图1所示，由鉴频/鉴相器(PFD)，电荷泵(CP)，低通滤波器(LF)，压控振荡器(VCO)，分频器(DIV)组成。鉴频/鉴相器通过比较参考信号CLK_r和压控振荡器(VCO)输出信号经过分频器后得到反馈信号CLK_b的频率和相位，产生UP或DN信号(如果参考信号相位超前于反馈信号，则产生UP信号，如果参考信号相位滞后于反馈信号，则产生DN信号)。CP根据UP和DN信号对LPF进行充电(UP)或放电(DN)，从而使压控振荡器控制电压V_c升高或者降低。压控振荡器控制电压V_c调整VCO的振荡频率，进而减小或消除参考信号和反馈信号的相位差，达到频率锁定的效果，输出稳定的时钟。

由于噪声和干扰的存在，锁相环的输出信号并非完美的频率信号，这种不完美在相位域表现为相位噪声，在时间域表现为抖动。理想的方波叠加上噪声造成了信号在它们理想位置前后较小区间内的偏差，这就是抖动，如图2所示。时域抖动是时钟信号不稳定性在时域的统计表征，常用这个概念来表示时钟信号的稳定性。根据测量方法的不同，抖动可以分为周期抖动和周期对周期抖动；周期抖动一般有两种表示值：峰峰值和均方根(RMS)值，峰峰值表示第N个周期的时钟沿可能出现的最大偏移，而RMS值指第N个周期时钟沿偏移的标准方差。

发明内容

本发明的目的在于提供一种带校正的锁相环及其校正方法，用以降低锁相环输出时钟抖动。本发明提供锁相环包括主环路和校正环路，校正环路对主环路进行后台自适应校正；另外本发明还提供了该校正环路的校正方法。

一种带校正的锁相环，分为主环路和校正环路，其中，主环路包括鉴频/鉴相器(PFD)、电荷泵(CP)、低通滤波器(LF)、压控振荡器(VCO)、分频器(DIV)。反馈时钟CLK_b和参考时钟CLK_r作为鉴频/鉴相器(PFD)的输入，鉴频/鉴相器(PFD)的输出作为电荷泵(CP)的输入，电荷泵(CP)输出作为低通滤波器(LF)输入，低通滤波器(LF)输出作为压控振荡器(VCO)输入，压控振荡器(VCO)输出作为输出CLK_OUT、同时作为分频器(DIV)输入，分频器(DIV)输出反馈时钟CLK_b；其特征在于，所述校正环路包括锁定检测器(LD)、时间数字转换器(TDC)、两个计数器(Counter)、两个数字比较器(Comp)以及数模转换器(DAC)，具体的连接方式为：反馈时钟CLK_b和参考时钟CLK_r作为时间锁定检测器(LD)和时间数字转换器(TDC)的输入；时间数字转换器(TDC)的输出与第一计数器Counter₁和第二计数器Counter₂的输入相连；第一、第二计数器(Counter₁和Counter₂)的输出分别与第一、第二比较器(Comp₁和Comp₂)的输入相连，比较器的输出和锁定检测器(LD)的输出接到数模转换器(DAC)的输入；数模转换器(DAC)的输出与电荷泵(CP)相连，控制电荷泵(CP)的输出电流。

优选的，所述时间数字转换器的精度大于等于1位。所述数模转换器的精度大于等于1位。

所述的带校正的锁相环的校正方法，包括以下步骤：

步骤1、检测锁相环主环路，当主环路锁定后，校正环路开始工作；

步骤2、检测反馈时钟CLK_b的抖动分布，统计时钟抖动的分布概率，计算反馈时钟CLK_b随机性抖动在[-σ₀,+σ₀]范围内的概率P_1σ0，σ₀为标准方差；

步骤3、当P_1σ0≥68.2％，则表明随机性抖动的RMS值优于σ₀(jitter_rms≤σ₀)，主环路无需校正；反之，P_1σ0,σ1<68.2％，则表明抖动RMS值差于σ₀(jitter_rms>σ₀)，校正环路输出控制位通过数模转换器(DAC)改变电荷泵的输出电流，调节主环路的带宽，从而减小输出时钟的随机性抖动，实现锁相环校正。

进一步的，所述步骤2具体为：

首先，时间数字转换器(TDC)比较反馈时钟CLK_b与参考时钟CLK_r的偏移量并产生数字输出码，当CLK_b出现在-σ₀的左侧，则输出码为00；当CLK_b在[-σ₀,+σ₀]范围内，则输出码分别为01、10；当CLK_b出现在σ₀的右侧，则输出码为11；

然后，对每次的输出码计数，得到的各输出码的次数分别为N₀₀，N₀₁，N₁₀和N₁₁，则计算随机性抖动出现在[-σ₀,+σ₀]范围内的概率P_1σ0为：

$P_{1\mathrm{\&sigma;}0}=\frac{N_{01}+N_{10}}{N_{00}+N_{01}+N_{10}+N_{11}}$

具体的计数由与第一、第二两个计数器Counter₁和Counter₂完成，当输出码为01或10时Counter₂计数，否则Counter₁计数。

本发明的优点在于：

1)本发明实现了锁相环随机性抖动RMS值的检测，将随机性抖动进行量化、统计的方法，巧妙地实现了随机抖动RMS值的检测，结构简单明了；

2)本发明实现了对锁相环抖动的优化，采用本发明的校正环路对锁相环主环路进行后台自适应校正，提高锁相环输出时钟信号稳定性，特别适用于集成电路；且校正环路功耗低，面积小。

附图说明

图1为现有锁相环基本结构示意图。

图2时钟抖动示意图。

图3正态分布概率密度。

图4不同标准方差的正态分布概率密度。

图5为本发明提供带校正的锁相环结构示意图。

图6为实施例中时间数字转换器(TDC)的工作状态示意图。

具体实施方式

下面附图和实施例对本发明作进一步详细说明。

从原理上讲，随机抖动服从正态分布，周期抖动RMS值(jitter_rms)与抖动的标准方差相等：

${\mathrm{jitter}}_{\mathrm{rms}}=\mathrm{\&sigma;}=\sqrt{\frac{{\&Integral;}_{x_1}^{x_2}{(x-\stackrel{\&OverBar;}{y})}^2}{x_2-x_1}}$

标准方差为σ₀的正态分布的概率密度函数如图3所示。在[-σ₀,+σ₀]范围内随机性事件的概率值为常数，即P_1σ0＝68.2％。同理，在[-2σ₀,+2σ₀]和[-3σ₀,+3σ₀]范围内随机性事件的概率分别为P_2σ0＝95.5％和P_3σ0＝99.7％。对于不同的标准方差(σ₀,σ₁和σ₂)，概率密度函数如图4所示。如果抖动RMS值设计指标为jitter_rms＝σ₀，那么对于标准方差为σ₁的正态分布，随机性抖动在[-σ₀,+σ₀]范围内的概率将大于等于68.2％，即P_1σ0,σ1≥68.2％，意味着抖动RMS值优于σ₀(jitter_rms≤σ₀)；同理，对于标准方差为σ₂的正态分布，随机性抖动在[-σ₀,+σ₀]范围内的概率将小于68.2％，即P_1σ0,σ1<68.2％，意味着抖动RMS值差于σ₀(jitter_rms>σ₀)。这样，抖动RMS值与随机性抖动在[-σ₀,+σ₀]范围内的概率P_1σ0成反比关系。因此我们就可以通过检测并计算P_1σ0的值来确定抖动RMS值，并实现校正。

实施例：

如图5所示为带校正的锁相环，电路上电后，PLL主环路正常工作，跟踪参考时钟CLK_r的频率和相位，锁定检测器(LD)输出信号V_LD为低电平，校正环路未启动；当PLL环路锁定后，反馈时钟CLK_b的频率和相位与参考时钟CLK_r一致，但是由于PLL环路中各单元电路均存在不同程度的噪声，反馈时钟CLK_b将呈现出随机性抖动(如图6所示)，因此在主环路锁定后，锁定检测器(LD)输出信号V_LD变为高电平，校正环路开始工作。

2-bit的时间数字转换器(TDC)比较反馈时钟CLK_b与参考时钟CLK_r的偏移量并产生数字输出码。如图6所示，如果CLK_b出现在-σ₀的左侧，则输出码为00；若CLK_b在[-σ₀,+σ₀]范围内，则输出码分别为01、10；当CLK_b出现在σ₀的右侧，则输出码为11。这样对每次的输出码计数，得到的各输出码的次数分别为N₀₀，N₀₁，N₁₀和N₁₁，则随机性抖动出现在[-σ₀,+σ₀]范围内的概率P_1σ0可以近似为：

$P_{1\mathrm{\&sigma;}0}=\frac{N_{01}+N_{10}}{N_{00}+N_{01}+N_{10}+N_{11}}$

具体的计数由与TDC级联的两个计数器Counter₁和Counter₂完成，当输出码为01或10时Counter₂计数，否则Counter₁计数。

数字比较器Comp₁和Comp₂的阈值预先设定为N_T1和N_T2，他们的比值为N_T2/(N_T1+N_T2)＝68.2％。当Comp₁的输入先达到N_T1时，说明随机性抖动在[-σ₀,+σ₀]范围内的概率P_1σ0小于68.2％(P_1σ0<68.2％)，相应的抖动RMS值则比设计指标σ₀要差(jitter_rms>σ₀)。因此，Comp₁的输出V_T1变为高电平，同时两个计数器被清零，电荷泵的电流将会被数模转换器(DAC)调节，PLL的环路带宽将得以调整，从而完成对随机性抖动的校正。当Comp₂的输入先达到N_T2时，说明随机性抖动在[-σ₀,+σ₀]范围内的概率P_1σ0大于等于68.2％(P_{1σ0, σ1}≥68.2％)，相应的抖动RMS值则比设计指标σ₀要好(jitter_rm≤σ₀)，因此，Comp₂的输出V_T2变为高电平，两个计数器清零，重新开始计数统计，而PLL主环路不需要校正。

经过多次统计、校正和清零操作后，随机性抖动在[-σ₀,+σ₀]范围内的概率P_1σ0将收敛于68.2％，抖动RMS值接近于σ₀，即jitter_rms≈σ₀，PLL主环路的带宽将保持恒定。

PLL主环路的工作状态会随工作温度和时间发生变化，因此校正环路将一直处于开启状态，对PLL主环路进行实时的监控和调节，从而保证输出时钟的抖动性能。

以上实例仅为本发明的优选例子而已，本发明的使用并不局限于该实例，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种带校正的锁相环，分为主环路和校正环路，其中，主环路包括鉴频/鉴相器、电荷泵、低通滤波器、压控振荡器、分频器；其特征在于，所述校正环路包括锁定检测器、时间数字转换器、两个计数器、两个数字比较器以及数模转换器，具体的连接方式为：反馈时钟和参考时钟作为锁定检测器和时间数字转换器的输入；时间数字转换器的输出与第一计数器和第二计数器的输入相连；第一、第二计数器的输出分别与第一、第二比较器的输入相连，比较器的输出和锁定检测器的输出接到数模转换器的输入；数模转换器的输出与电荷泵相连，控制电荷泵的输出电流。

2.按权利要求1所述带校正的锁相环，其特征在于，所述时间数字转换器的精度大于等于1位。

3.按权利要求1所述带校正的锁相环，其特征在于，所述数模转换器的精度大于等于1位。

4.按权利要求1所述带校正的锁相环的校正方法，包括以下步骤：

步骤1、检测锁相环主环路，当主环路锁定后，校正环路开始工作；

步骤2、检测反馈时钟CLK_b的抖动分布，统计时钟抖动的分布概率，计算反馈时钟CLK_b随机性抖动在[-σ₀,+σ₀]范围内的概率P_1σ0，σ₀为标准方差；

步骤3、当P_1σ0≥68.2％，则表明随机性抖动的RMS值优于σ₀(jitter_rms≤σ₀)，主环路无需校正；反之，P_1σ0,σ1<68.2％，则表明抖动RMS值差于σ₀(jitter_rms>σ₀)，校正环路输出控制位通过数模转换器(DAC)改变电荷泵的输出电流，调节主环路的带宽，从而减小输出时钟的随机性抖动，实现锁相环校正。

5.按权利要求4所述带校正的锁相环的校正方法，其特征在于，所述步骤2具体为：

首先，时间数字转换器比较反馈时钟CLK_b与参考时钟CLK_r的偏移量并产生数字输出码，当CLK_b出现在-σ₀的左侧，则输出码为00；当CLK_b在[-σ₀,+σ₀]范围内，则输出码分别为01、10；当CLK_b出现在σ₀的右侧，则输出码为11；其中，σ₀为标准方差；

然后，对每次的输出码计数，得到的各输出码的次数分别为N₀₀，N₀₁，N₁₀和N₁₁，则计算随机性抖动出现在[-σ₀,+σ₀]范围内的概率P_1σ0为：

$P_{1\mathrm{\&sigma;}0}=\frac{N_{01}+N_{10}}{N_{00}+N_{01}+N_{10}+N_{11}}$

具体的计数由与第一计数器和第二计数器完成，当输出码为01或10时第二计数器计数，否则，第一计数器计数。