KR102054816B1 - 신호를 처리하는 방법, 시스템 및 비일시성의 컴퓨터 판독 가능 기록 매체 - Google Patents

신호를 처리하는 방법, 시스템 및 비일시성의 컴퓨터 판독 가능 기록 매체 Download PDF

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Abstract

본 발명의 일 태양에 따르면, 신호를 처리하는 방법으로서, 입력 비트 스트림(input bitstream)으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)가 결정되는 프레임을 생성하는 방법이 제공된다.
또한, 본 발명의 다른 태양에 따르면, 신호를 처리하는 방법으로서, 입력 비트 스트림(input bitstream)으로부터 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스를 포함하는 프레임을 생성하는 방법이 제공된다.

Description

신호를 처리하는 방법, 시스템 및 비일시성의 컴퓨터 판독 가능 기록 매체{METHOD, SYSTEM AND NON-TRANSITORY COMPUTER-READABLE RECORDING MEDIUM FOR PROCESSING A SIGNAL}
본 발명은 신호를 처리하는 방법, 시스템 및 비일시성의 컴퓨터 판독 가능 기록 매체에 관한 것이다.
근래에 들어, 데이터 트래픽 증가 및 빅데이터(big data) 환경으로 인해 수 십 또는 수 백 Gb/s 이상의 속도를 갖는 데이터 송수신기에 대한 요구가 증가하고 있다.
일반적으로 고속 통신(hi-speed)에서 신호의 대역폭(bandwidth)을 확장시키게 되면, 심볼 간 간섭(ISI; Inter Symbol Interference)이 증가하게 되고, 스펙트럼 효율이 감소된다. 이에, 펄스 진폭 변조(PAM; Pulse Amplitude Modulation), 펄스 폭 변조(PWM; Pulse Width Modulation), 순열 변조(PM; Permutation Modulation), 이중-이진 신호(Duo-binary signal) 등 종래의 신호 변조 체계를 개선하여 빠른 속도로 처리할 수 있으면서도 효율이 높은 데이터 송수신기를 만들기 위하여 많은 연구가 진행되고 있다.
이와 관련하여, 최근 200Gb/s 및 400Gb/s 이더넷(Ethernet)에서 동작하는 IEEE 802.3bs 표준을 구현하기 위하여 비영복귀(NRZ; Non Return to Zero) 신호 전송 체계 등이 적합할 것으로 알려졌으나, 그러한 신호 전송 체계에서의 주파수별 삽입 로스(insertion loss)를 감안할 때 그 이상의 성능을 낼 수 없다는 한계점이 존재하였다.
또한, 멀티 레벨(Multi-level) 신호 전송 체계를 이용하게 되면, 이러한 비영복귀(NRZ; Non Return to Zero) 신호 전송 체계 등에 비해 시스템의 선형성(linearity)이 보다 엄격하게 요구될 뿐만 아니라 신호 대 잡음비(SNR; Signal to Noise Ratio)가 감소되는 한계를 벗어나기 어려웠다.
이에, 본 발명자는, 위와 같은 문제점을 극복할 수 있는 신규하고 진보된 차세대 신호 처리 기술을 제안하는 바이다.
본 발명은 상술한 문제점을 모두 해결하는 것을 그 목적으로 한다.
본 발명은, 처리율(throughput)을 증가시키더라도 선형성에 대한 요구 없이 신호 대 잡음비(SNR; Signal to Noise Ratio)의 감소를 방지할 수 있는 것을 다른 목적으로 한다.
본 발명은, 송수신에 소모되는 전력을 줄이면서 신호의 전송 품질을 향상시킬 수 있는 것을 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 대표적인 구성은 다음과 같다.
본 발명의 일 태양에 따르면, 신호를 처리하는 방법으로서, 입력 비트 스트림(input bitstream)으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)가 결정되는 프레임을 생성하는 방법이 제공된다.
또한, 본 발명의 다른 태양에 따르면, 신호를 처리하는 방법으로서, 프레임으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성하는 방법이 제공된다.
또한, 본 발명의 다른 태양에 따르면, 신호를 처리하는 시스템으로서, 입력 비트 스트림(input bitstream)으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)가 결정되는 프레임을 생성하는 인코딩부를 포함하는 시스템이 제공된다.
또한, 본 발명의 다른 태양에 따르면, 신호를 처리하는 시스템으로서, 프레임으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성하는 디코딩부를 포함하는 시스템이 제공된다.
또한, 본 발명의 다른 태양에 따르면, 통신 시스템으로서, 입력 비트 스트림(input bitstream)으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)가 결정되는 프레임을 생성하는 인코딩부, 및 프레임으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성하는 디코딩부를 포함하는 통신 시스템이 제공된다.
또한, 본 발명의 다른 태양에 따르면, 신호를 처리하는 방법으로서, 입력 비트 스트림(input bitstream)으로부터 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스를 포함하는 프레임을 생성하는 방법이 제공된다.
또한, 본 발명의 다른 태양에 따르면, 신호를 처리하는 방법으로서, 프레임에 포함되고 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성하는 방법이 제공된다.
또한, 본 발명의 다른 태양에 따르면, 신호를 처리하는 시스템으로서, 입력 비트 스트림(input bitstream)으로부터 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스를 포함하는 프레임을 생성하는 인코딩부를 포함하는 시스템이 제공된다.
또한, 본 발명의 다른 태양에 따르면, 신호를 처리하는 시스템으로서, 프레임에 포함되고 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성하는 디코딩부를 포함하는 시스템이 제공된다.
또한, 본 발명의 다른 태양에 따르면, 통신 시스템으로서, 입력 비트 스트림(input bitstream)으로부터 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스를 포함하는 프레임을 생성하는 인코딩부, 및 프레임에 포함되고 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성하는 디코딩부를 포함하는 통신 시스템이 제공된다.
이 외에도, 본 발명을 구현하기 위한 다른 방법, 다른 시스템 및 상기 방법을 실행하기 위한 비일시성의 컴퓨터 프로그램을 기록하는 컴퓨터 판독 가능한 기록 매체가 더 제공된다.
본 발명에 의하면, 처리율(throughput)을 증가시키더라도 선형성에 대한 요구 없이 신호 대 잡음비(SNR; Signal to Noise Ratio)의 감소를 방지할 수 있게 된다.
또한, 본 발명에 의하면, 송수신에 소모되는 전력을 줄이면서 신호의 전송 품질을 향상시킬 수 있게 된다.
도 1 및 도 2는 본 발명의 일 실시예에 따라 신호를 처리하는 전체 시스템의 구성을 예시적으로 나타내는 도면이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따라 본 발명에 따른 신호 처리 방식에서 사용될 수 있는 프레임을 예시적으로 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 신호 처리 과정을 예시적으로 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 디코딩부가 복수의 프레임을 처리하는 과정을 예시적으로 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 인코딩부가 복수의 프레임을 생성하는 과정을 예시적으로 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 송신기 및 수신기를 모두 포함하는 통신 시스템을 예시적으로 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 통신 시스템에서 변조된 신호의 파형을 예시적으로 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따라 앞서 살펴본 12:4 및 4:1 멀티플렉서의 구조 및 동작 원리를 예시적으로 나타낸 도면이다.
도 13은 본 발명의 일 실시예에 따른 샘플러(sampler)의 구조를 예시적으로 나타낸 도면이다.
도 14 내지 도 16은 본 발명의 일 실시예에 따라 분산적인 채널(dispersive channel)에서 본 발명에 따른 통신 시스템을 통해 송수신하는 경우에 발생되는 삽입 손실(insertion loss) 및 비트 오류율(BER; Bit Error Rate)을 시뮬레이션한 결과이다.
도 17 내지 도 20은 본 발명의 일 실시예에 따라 분산적인 채널(dispersive channel)에서 본 발명에 따른 통신 시스템을 통해 송수신하는 경우에 발생되는 삽입 손실(insertion loss) 및 비트 오류율(BER; Bit Error Rate)을 FR4를 이용하여 실험한 결과이다.
도 21은 본 발명의 일 실시예에 따라 본 발명에 따른 통신 시스템을 통해 송수신되는 경우에, 프레임의 길이 및 최소 펄스 폭을 구성하는 단위 펄스의 수에 따른 부호화 이득(coding gain)을 시뮬레이션한 결과이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 특허청구범위의 청구항들이 청구하는 범위 및 그와 균등한 모든 범위를 포괄하는 것으로 받아들여져야 한다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
전체 시스템의 구성
도 1 및 도 2는 본 발명의 일 실시예에 따라 신호를 처리하는 전체 시스템의 구성을 예시적으로 나타내는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 송신기(100)는 입력부(110), 인코딩부(120) 및 송신부(130)를 포함할 수 있고, 본 발명의 일 실시예에 따른 수신기(200)는 수신부(210), 디코딩부(220) 및 출력부(230)를 포함할 수 있다.
먼저, 본 발명의 일 실시예에 따르면, 입력부(110)를 통하여 입력되는 입력 비트 스트림(input bitstream)은 인코딩부(120)에 의하여 신호 처리되어 송신부(130)를 통하여 외부의 수신기(200)로 전송될 수 있다.
다음으로, 본 발명의 일 실시예에 따르면, 수신부(210)를 통하여 수신되는 신호(구체적으로는, 송신기(100)로부터 송신된 신호)는 디코딩부(220)에 의하여 신호 처리되어 출력부(230)를 통하여 출력 비트 스트림(output bitstream)으로서 출력될 수 있다.
이하에서는, 도 3 내지 도 13을 참조로 하여 본 발명의 일 실시예에 따라 신호를 처리하는 시스템의 동작 원리에 대하여 상세하게 살펴보기로 한다.
먼저, 도 3 내지 도 6은 본 발명의 일 실시예에 따라 본 발명에 따른 신호 처리 방식에서 사용될 수 있는 프레임을 예시적으로 나타낸 도면이다.
본 발명의 일 실시예에 따르면, 위와 같은 프레임은 신호 처리 단위를 의미하는 것으로서, 시간을 기준으로 하여 특정될 수 있는 어떤 신호 또는 그 신호의 일부를 모두 포함하는 최광의의 개념으로 이해되어야 한다. 구체적으로, 본 발명의 일 실시예에 따르면, 프레임 내에는 펄스(pulse)의 유형(type), 수(number), 폭(width), 크기(amplitude)(또는 값(value)), 시점(time) 또는 위치(position)에 관한 정보와 펄스 값의 트랜지션(transition)의 유형, 수, 크기, 시점 또는 위치에 관한 정보가 포함되어 있을 수 있다. 여기서, 위치는, 시간을 기준으로 하여 특정되는 절대적인 위치뿐만 아니라 다른 펄스 또는 다른 트랜지션과의 관계를 기준으로 하여 특정되는 상대적인 위치를 포함할 수 있다.
예를 들어, 본 발명의 일 실시예에 따르면, 데이터 유형의 펄스 3개와 보이드 유형의 펄스 2개 및 1개의 플래그 유형의 펄스가 하나의 프레임(예를 들어, 제1 데이터 펄스-제1 보이드 펄스-제2 데이터 펄스-제2 보이드 펄스-제3 데이터 펄스-플래그 펄스 순으로 된 6개의 펄스를 하나의 프레임으로 구성)으로서 특정될 수 있다.
도 3을 참조하면, 종래의 대표적인 변조 방식 중 하나인 비영복귀(NRZ; Non-Return-to-Zero) 변조 방식을 이용하는 경우에는, 단지 전압 레벨만을 이용하여 입력 비트 스트림을 나타낼 수밖에 없었으나, 본 발명에 따른 신호 처리 방식을 이용하는 경우에는, 펄스의 폭(구체적으로는, 최소 펄스 폭(minimum width) 이상의 펄스의 폭) 및 펄스의 위치를 기반으로 프레임화하여 입력 비트 스트림을 변조할 수 있다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 인코딩부(120)에 의한 변조에 의해 입력 비트 스트림(input bitstream)으로부터 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 데이터 펄스(data pulse)(310, 320) 및 적어도 하나의 보이드 펄스(void pulse)(330, 340, 350)를 포함하는 프레임이 생성될 수 있다.
또한, 본 발명의 일 실시예에 따른 프레임은, 다른 프레임과의 구분을 위한 플래그 펄스(flag pulse)(360)를 더 포함하여 구성될 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 플래그 펄스는 최소 펄스 폭 이상의 펄스 폭을 갖는 펄스일 수 있고, 그 펄스 값은 0일 수 있다. 다만, 본 발명에 따르면, 프레임 내에 플래그 펄스가 반드시 포함되어야 하는 것은 아니며, 프레임을 구분할 수 있는 다른 수단이 있다면 플래그 펄스가 사용되지 않을 수 있다는 점을 밝혀 둔다.
예를 들어, 본 발명의 일 실시예에 따르면, 위의 데이터 펄스(310, 320), 보이드 펄스)(330, 340, 350) 및 플래그 펄스(360)의 최소 펄스 폭은, 심볼 지속 시간(symbol duration time)을 의미할 수 있는 1UI(Unit Interval)일 수 있고, 최소 펄스 폭과 연관되는 양자화 수에 기초하여 그 최소 펄스 폭을 구성하는 단위 펄스의 주기 T 사이의 관계가 결정될 수 있다. 예를 들어, 최소 펄스 폭이 1UI인 경우에, UI에 적용되는 양자화 수에 기초하여 UI와 그 UI를 구성하는 단위 펄스의 주기 T 사이의 관계가 결정될 수 있다.
보다 구체적으로, 본 발명의 일 실시예에 따르면, 최소 펄스 폭이 1UI이고, 1UI(Unit Interval)에 적용되는 양자화 수가 4인 경우에, 위의 데이터 펄스(310, 320), 보이드 펄스(330, 340, 350) 및 플래그 펄스(360)의 최소 펄스 폭은 4T로 결정될 수 있다. 즉, 이 경우에, 각 펄스의 폭이 4T 이상이 되도록 하여, 심볼 간 간섭(ISI; Inter Symbol Interference)에 발생하기 쉬운 좁은(narrow) 펄스를 차단할 수 있다. 한편, 필요에 따라 플래그 펄스를 최소 펄스 폭인 1UI(양자화 수가 4인 경우, 4T)로 고정되도록 할 수도 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따라, 최소 펄스 폭이 1UI이고, 프레임의 길이가 6UI이고, 해당 프레임에는 최대 2개의 데이터 펄스가 포함될 수 있으며, UI를 구성하는 단위 펄스의 주기 T는 0.25UI(즉, 이 경우에 프레임의 길이는 24T일 수 있다.)이고, 각 펄스의 최소 펄스 폭은 4T인 경우를 가정해 볼 수 있다.
구체적으로, 본 발명의 일 실시예에 따르면, 플래그 펄스의 폭은 최소 펄스 폭인 4T로 설정될 수 있고, 플래그 펄스(예를 들어, 4T)를 제외한 데이터 펄스 및 보이드 펄스의 폭의 합은 총 20T일 수 있다. 본 발명의 일 실시예에 따르면, 위의 데이터 펄스 및 보이드 펄스를 조합하여 생성될 수 있는 프레임 수는 343개(즉, 8.34비트)일 수 있으므로, 본 발명에 따른 인코딩(즉, 신호 처리)을 통해 획득될 수 있는 부호화 이득((BitFPWM-UI)/UI×100)은 최대 39%일 수 있다. 또한, 만약, 8비트의 입력 비트 스트림을 하나의 프레임으로 생성하는 경우에는, 본 발명에 따른 인코딩(즉, 신호 처리)을 통해 얻을 수 있는 부호화 이득(gain)은 33%일 수 있다.
다음으로, 도 7은 본 발명의 일 실시예에 따른 신호 처리 과정을 예시적으로 나타내는 도면이다.
도 7을 참조하면, 먼저, 본 발명의 일 실시예에 따른 인코딩부(120)는 입력 비트 스트림을 해당 입력 비트 스트림의 속성에 기반하여 정의된 룩업 테이블(lookup table)(123)을 참조하여 적어도 하나의 데이터 펄스 및 적어도 하나의 보이드 펄스의 폭과 위치를 결정할 수 있고, 그 결정되는 적어도 하나의 데이터 펄스 및 적어도 하나의 보이드 펄스의 폭과 위치를 연산(예를 들어, 시프트(shift) 및 어셈블러(assembler))(125)함으로써 프레임을 생성할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 위의 룩업 테이블(123)은 하나의 프레임화되는 입력 비트 스트림의 비트 수, 프레임의 길이(예를 들어, 6UI) 및 최소 펄스 폭과 연관되는 양자화 수(예를 들어, 1UI에 적용되는 양자화 수) 중 적어도 하나에 기초하여 정의되는 것일 수 있다.
예를 들어, 본 발명의 일 실시예에 따르면, 8비트의 입력 비트 스트림이 하나의 프레임으로 생성되고, 최소 펄스 폭이 1UI이고, 프레임의 길이는 6UI이며, 1UI의 양자화 수가 4로 설정되고, UI를 구성하는 단위 펄스의 주기 T가 0.25UI인 경우에, 인코딩부(120)는 4T 내지 20T의 펄스 폭을 갖는 복수의 펄스 중 룩업 테이블(123)을 참조하여 입력 비트 스트림에 대응되는 14T의 펄스 폭을 갖는 데이터 펄스와 6T의 펄스 폭을 갖는 보이드 펄스를 선택하고, 4T의 펄스 폭을 갖는 플래그 펄스를 포함시켜, 6T의 펄스 폭을 갖는 보이드 펄스, 14T의 펄스 폭을 갖는 데이터 펄스 및 4T의 펄스 폭을 갖는 플래그 펄스 순으로 구성되는 프레임(127)을 생성할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 길이 T에 해당하는 데이터를 유닛 블록(즉, T-spaced Unit Block, 이하, "UB"라 한다.)으로 정의할 수 있고, 위의 24T의 길이를 갖는 프레임은 24UB를 포함할 수 있게 된다.
즉, 본 발명의 일 실시예에 따른 입력부(110)에 의해 입력 비트 스트림 32비트가 연속하여 입력되는 경우에는, 인코딩부(120)는 룩업 테이블(120)을 참조하여 32비트 입력 비트 스트림에 대응하는 4개의 프레임을 생성할 수 있고, 그 생성되는 4개의 프레임에는 96UB(즉, 각 프레임 당 24UB)가 포함될 수 있게 된다.
또한, 본 발명의 일 실시예에 따른 송신기(100)에 의해 송신된 신호를 수신부(210)에서 수신하게 되면, 디코딩부(220)는 그 수신되는 신호의 적어도 하나의 프레임에 포함되는 적어도 하나의 데이터 펄스 및 적어도 하나의 보이드 펄스에 관한 정보(구체적으로는, 적어도 하나의 데이터 펄스 및 적어도 하나의 보이드 펄스의 폭 또는 위치에 관한 정보)를 검출하고(223), 해당 프레임에 대응되는 입력 비트 스트림의 속성에 기반하여 정의된 룩업 테이블(225)을 참조하여 위의 검출되는 정보로부터 출력 비트 스트림을 생성할 수 있다.
예를 들어, 도 7을 참조하면, 본 발명의 일 실시예에 따른 위의 인코딩부(120)에 의해 인코딩된 4개의 프레임 즉, 96UB가 수신부(210)에 의해 수신되는 경우를 가정해볼 수 있다. 이 경우에, 본 발명의 일 실시예에 따른 디코딩부(220)는 수신되는 위의 4개의 프레임에 포함되는 각 플래그 펄스(즉, 4개의 플래그 펄스)를 기준으로 하여 적어도 하나의 데이터 펄스 및 적어도 하나의 보이드 펄스의 폭 및 위치를 검출하고(예를 들어, 그 검출되는 정보는, 프레임 내에 보이드 펄스 및 데이터 펄스가 각각 한 개씩 존재하며, 보이드 펄스 및 데이터 펄스 순으로 존재하고, 보이드 펄스의 펄스 폭은 6T이고 데이터 펄스의 폭은 14T라는 정보일 수 있음.), 해당 프레임에 대응되는 입력 비트 스트림의 속성에 기반하여 정의된 룩업 테이블(225)을 참조하여 위의 검출되는 적어도 하나의 데이터 펄스 및 적어도 하나의 보이드 펄스의 폭 및 위치에 대응되는 32비트의 출력 비트 프레임을 생성할 수 있다.
한편, 이상에서는, 입력 비트 스트림에 대응되는 프레임을 생성하거나, 프레임 내 데이터 펄스 및 보이드 펄스의 폭과 위치에 대응되는 출력 비트 스트림을 생성하기 위하여, 입력 비트 스트림의 속성에 기반하여 정의된 룩업 테이블을 참조하는 실시예에 관하여 주로 설명하였으나, 본 발명이 반드시 위의 실시예에 한정되는 것은 아니며, 본 발명의 목적을 달성할 수 있는 범위 내에서 얼마든지 다른 방식(예를 들면, 조합 논리(combinational logic), 순차 논리(sequential logic) 등)이 다양하게 활용될 수 있다는 점을 밝혀 둔다.
도 8은 본 발명의 일 실시예에 따른 디코딩부(220)가 복수의 프레임을 처리하는 과정을 예시적으로 나타낸 도면이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 디코딩부(220)는 복수의 프레임이 수신되는 경우에, 프레임 단위로 데이터 펄스 및 보이드 펄스에 관한 정보를 검출하기 위하여, 각 프레임에 포함되는 플래그 펄스(810)를 기준으로 적어도 하나의 프레임을 시프팅(shifting)(예를 들어, 모든 프레임을 T 간격만큼 동시에 시프팅)할 수 있고, 소정의 위치에 모든 플래그 펄스를 위치시켜 프레임의 정렬(alignment) 처리를 수행할 수 있다.
한편, 본 발명의 일 실시예에 따르면, 위와 같은 프레임 정렬 처리는 디코딩부(220)에서 수행되는 것에 한정되지 않고 후술할 전처리부(240)(예를 들어, 전처리부(240)에 포함될 수 있는 클럭 및 데이터 복원(CDR; Clock and Data Recovery) 모듈 등)에서 수행될 수도 있다.
도 9는 본 발명의 일 실시예에 따른 인코딩부(220)가 복수의 프레임을 생성하는 과정을 예시적으로 나타낸 도면이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 인코딩부(120)가 복수의 프레임(910, 920)을 생성하는 경우에, 신호의 직류 밸런스(DC balance)를 유지하기 위하여, 그 생성되는 프레임 중 홀수 번째(910) 또는 짝수 번째(920)의 프레임을 반전(구체적으로는, 전기적으로 반전)시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 송신기(100) 및 수신기(200)를 모두 포함하는 통신 시스템(300)(예를 들어, transceiver)을 예시적으로 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 통신 시스템(300)에서 변조된 신호의 파형을 예시적으로 나타낸 도면이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 송신기(100) 또는 수신기(200)는 각각 전처리부(140, 240)를 더 포함할 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 송신기(100)에서는, 입력부(110)에 의해 입력되는 입력 비트 스트림은 인코딩부(120)에 의해 변조될 수 있고, 그 변조되는 신호는 전처리부(140)에 의해 전처리된 후에 송신부(130)에 의해 전송될 수 있다.
예를 들어, 도 10 및 도 11을 참조하면, 본 발명의 일 실시예에 따라 하나의 프레임으로 생성되는 8비트의 입력 비트 스트림이 하나의 프레임으로 생성되고, 최소 펄스 폭이 1UI이고, 프레임의 길이는 6UI이며, 1UI의 양자화 수가 4로 설정되고, UI를 구성하는 단위 펄스의 주기 T가 0.25UI인 경우에, 인코딩부(120)는 입력부(110)에 의해 입력되는 32비트의 입력 비트 스트림으로부터 96UB를 생성할 수 있고, 전처리부(140)는 96:12 멀티플렉서(MUX; multiplexer)를 이용하여 위의 96UB를 12UB(이 경우에, 12상(phase)의 데이터일 수 있음.)로 출력할 수 있고, 탭 제너레이터(tab generator)를 이용하여 그 출력되는 12UB를 소정의 위상만큼 시프팅(shifting)되도록 함으로써 3세트의 12UB를 출력할 수 있다. 또한, 본 발명의 일 실시예에 따른 전처리부(140)는 위의 3세트의 12UB를 12:4 및 4:1 멀티플렉서(MUX)를 이용하여 연산함으로써, 송신부(130)에 의해 송신될 최종 신호를 생성할 수 있다.
또한, 본 발명의 일 실시예에 따른 수신기(200)에서는, 송신기(100)로부터 송신되는 신호(이러한 신호는 다른 통신 시스템(300)의 송신기(100)로부터 송신되는 신호일 수도 있음)가 수신부(210)에 의해 수신되면, 그 수신되는 신호가 전처리부(240)에 의해 전처리된 후에 디코딩부(220)에 의해 복조될 수 있고, 이에 따라 출력 비트 스트림이 생성될 수 있다.
예를 들어, 본 발명의 일 실시예에 따르면, 전처리부(240)는 수신부(210)에 의해 수신되는 12UB를 연속 시간 선형 이퀄라이저(CTLE; Continuous Time Linear Equalizer), 제한 증폭기(LA; Limited Amplifier), 샘플러(Sampler), 리타이머(retimer) 및 1:8(또는 13:104) 디멀티플렉서(DEMUX; demultiplexer)를 이용하여 전처리를 수행할 수 있다. 또한, 본 발명의 일 실시예에 따른 디코딩부(220)는 위의 전처리에 의해 생성되는 96UB 즉, 4개의 프레임에서 각 프레임에 포함되는 플래그 펄스를 참조하여 프레임별 적어도 하나의 데이터 펄스 및 적어도 하나의 보이드 펄스에 관한 정보를 검출하고, 룩업 테이블을 참조하여 32비트의 출력 비트 스트림을 생성할 수 있다. 한편, 본 발명의 일 실시예에 따르면, 위의 전처리부(240)는 수신되는 신호에 관한 정보(예를 들어, 12UB)와 함께 펄스의 에지(edge)에 관한 정보를 더 포함하는 정보를 디멀티플렉싱할 수 있고, 그 디멀티플렉싱된 데이터를 디코딩부(220) 및 그 디코딩부(220)와 결합될 수 있는 클럭 및 데이터 복원(CDR; Clock and Data Recovery) 모듈로 제공할 수 있다.
한편, 본 발명의 일 실시예에 따른 통신 시스템(300)은 글로벌 클럭 신호 생성부(1010)를 더 포함할 수 있고, 글로벌 클럭 신호 생성부(1010)는 기준 클럭을 통해 생성되는 클럭 신호를 송신기(100) 및 수신기(200)로 분배하는 기능을 수행할 수 있다.
예를 들어, 본 발명의 일 실시예에 따른 글로벌 클럭 신호 생성부(1010)는 기준 클럭(reference clock)에 의해 생성된 10GHz의 클럭 신호(위상 고정 루프(PLL; Phase Locked Loop)에 주파수 보정이 이루어질 수 있음)를 송신기(100)와 수신기(200)로 분배하여 각각 5GHz의 클럭 신호가 제공되도록 할 수 있으며, 그 제공되는 클럭에 기초하여 송신기(100)과 수신기(200)의 전처리부(140, 240)가 동작되도록 할 수 있다. 한편 본 발명의 일 실시예에 따른 인코딩부(120) 및 디코딩부(220)는 동일한 클럭(예를 들어, 625MHz)에 기초하여 동작될 수 있다.
한편, 본 발명의 일 실시예에 따르면, 통신 시스템(300)의 송신기(100) 및 수신기(200)에서는, 소모 전력을 줄이기 위하여, 내부 로직을 구성함에 있어서 CML(Current Mode Logic) 게이트가 사용되지 않고 CMOS 로직 게이트가 사용될 수 있다.
도 12는 본 발명의 일 실시예에 따라 앞서 살펴본 12:4 및 4:1 멀티플렉서(MUX)의 구조 및 동작 원리를 예시적으로 나타낸 도면이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 12:4 및 4:1 멀티플렉서(MUX) (1210, 1220)는 소모 전력을 줄이기 위하여 CML 타입의 멀티플렉서(MUX)를 사용하지 않고, 정적 논리 게이트(static logic gate)에 기초하여 구성될 수 있다. 또한, 본 발명의 일 실시예에 따른 4:1 멀티플렉서(MUX)(1220)에는 전력 소모를 줄이고 대역폭을 향상시키기 위하여 유도 부하(1225)를 더 포함할 수도 있다.
본 발명의 일 실시예에 따른 12:4 및 4:1 멀티플렉서(MUX)(1210, 1220)의 동작 원리를 살펴보면, 12:4 멀티플렉서(MUX)(1210)는 소정의 위상 차(예를 들어, 120도)를 가지는 다중 상 클럭 신호(multi-phase clock signal)가 겹쳐지는 시점에 멀티플렉스된 데이터를 출력하도록 구성될 수 있다. 또한, 본 발명의 일 실시예에 따른 4:1 멀티플렉서(MUX)(1220)는 위의 12:4 멀티플렉서(MUX)(1210)에서 출력되는 데이터를 재배열(realign)할 수 있고, 소정 수(예를 들면, 2개)의 이웃한 위상 클럭 신호가 겹쳐지는 시점에 멀티플렉스된 데이터를 출력할 수 있다.
도 13은 본 발명의 일 실시예에 따른 샘플러(sampler)의 구조를 예시적으로 나타낸 도면이다.
예를 들어, 본 발명의 일 실시예에 따른 샘플러(sampler)는 트랙 앤 홀드(track and hold)에 기반하여 동작하는 샘플러일 수 있다. 보다 상세하게는, 본 발명의 일 실시예에 따른 샘플러는 트랙 앤 홀드(track and hold)에 기반하여 동작하는 CMOS 샘플러(예를 들어, 12상 쿼드레이트(12 phase quad rate) CMOS 샘플러)일 수 있다.
본 발명의 일 실시예에 따른 샘플러는 단일 상 클럭 신호(single phase clock signal)에 기초하여 동작되는 샘플러일 수 있고, 이러한 동작을 통해 클럭 신호의 듀티 사이클(duty cycle) 변화에 대한 면역(immunity) 및 데이터 경로(data path) 상에서의 캐패시턴스(capacitance) 감소가 이루어질 수 있다.
실험 결과
이하에서는, 본 발명에 따른 통신 시스템을 이용하여 실험한 결과에 대하여 살펴보기로 한다.
아래의 실험에서, 하나의 프레임으로 생성되는 8비트의 입력 비트 스트림이 하나의 프레임으로 생성되고, 최소 펄스 폭이 1UI이고, 프레임의 길이는 6UI이며, 1UI의 양자화 수가 4로 설정되고, UI를 구성하는 단위 펄스의 주기 T가 0.25UI인 것으로 상정되었다.
도 14 내지 도 16은 본 발명의 일 실시예에 따라 분산적인 채널(dispersive channel)에서 본 발명에 따른 통신 시스템을 통해 송수신하는 경우에 발생되는 삽입 손실(insertion loss) 및 비트 오류율(BER; Bit Error Rate)을 시뮬레이션한 결과이다.
도 14에 도시된 회로도는 분산적인 채널(dispersive channel, 1410)에서 본 발명에 따른 통신 시스템을 통해 송수신하는 경우에 발생되는 삽입 손실 및 비트 오류율을 시뮬레이션을 하기 위해 예시적으로 설정한 회로를 나타낸 도면이다. 본 발명의 일 실시예에 따르면, 채널(1410)에 따른 왜곡을 제거하기 위하여 송신기(100)에는 프리엠퍼시스(pre-emphasis, 1420)가 더 포함될 수 있고 수신기(200)에는 CTLE(1430) 또는 결정 귀환 등화기(DFE; Decision Feedback Equalizer, 1440))가 더 포함될 수 있다.
도 15에 도시된 그래프의 가로축은 주파수(frequency)를 나타내고, 세로축은 S파라미터의 S21을 나타낸다. 여기서, S21은 단위가 데시벨(dB)이므로, S21이 0에 가까울수록 삽입 손실은 줄어들고 스펙트럼 효율은 상승하는 것으로 판단할 수 있다.
도 15을 참조하면, 본 발명의 일 실시예에 따라 본 발명에 따른 신호 처리 방식(1310)은 종래의 비영복귀(NRZ; Non-Return-to-Zero) 변조 방식(1520)에 비해 S21이 7dB 더 0에 가까우므로, 본 발명에 따른 신호 처리 방식(1510)이 종래의 비영복귀 변조 방식(1520)에 비해 전송 성능이 높게 나타나는 것을 확인할 수 있다.
도 16에 도시된 그래프의 가로축은 신호 대 잡음비(SNR; Signal to Noise Ratio)를 나타내고, 세로축은 비트 오류율을 나타낸다. 여기서 신호 대 잡음비가 높을수록 전송 신호의 세기가 크고 송신 전력이 큰 것을 의미하고, 비트 오류율이 높을수록 데이터 오류가 많아져 전송 성능이 떨어지는 것을 의미한다.
도 16을 참조하면, 본 발명의 일 실시예에 따라 본 발명에 따른 신호 처리 방식(1610, 1620)은 신호 대 잡음비의 모든 구간에서 종래의 비영복귀(NRZ; Non-Return-to-Zero) 변조 방식(1630) 및 펄스 진폭 변조(PAM; Pulse Amplitude Modulation) 방식(1640)보다 비트 오류율이 낮게 나타나므로, 본 발명에 따른 신호 처리 방식(1610, 1620)이 종래의 비영복귀 변조 방식(1630) 및 펄스 진폭 변조 방식(1640)보다 전송 성능이 높게 나타나는 것을 확인할 수 있다. 또한, 본 발명의 일 실시예에 따라 본 발명에 따른 통신 시스템(1610, 1620)에 결정 귀환 등화기(DFE; Decision Feedback Equalizer)가 더 포함되는 경우(1610)에는 그렇지 않은 경우(1620)보다 비트 오류율이 더 낮게 나타나는 것을 확인할 수 있다.
도 17 내지 도 19는 본 발명의 일 실시예에 따라 분산적인 채널(dispersive channel)에서 본 발명에 따른 통신 시스템을 통해 송수신하는 경우에 발생되는 삽입 손실(insertion loss) 및 비트 오류율(BER; Bit Error Rate)을 FR4를 이용하여 실험한 결과이다.
도 17에 도시된 회로도는 분산적인 채널(dispersive channel)에서 본 발명에 따른 통신 시스템을 통해 송수신하는 경우에 발생되는 삽입 손실(insertion loss) 및 비트 오류율(BER; Bit Error Rate)을 실험하기 예시적으로 설정한 회로를 나타낸 도면이다.
도 18에 도시된 그래프의 가로축은 주파수(frequency)를 나타내고, 세로축은 S파라미터의 S21을 나타낸다. 여기서 S21은 단위가 데시벨(dB)이므로 S21이 0에 가까울수록 삽입 손실은 줄어들고 스펙트럼 효율은 상승하게 된다.
도 18을 참조하면, 본 발명의 일 실시예에 따라 본 발명에 따른 신호 처리 방식(1810)은 종래의 비영복귀(NRZ; Non-Return-to-Zero) 변조 방식(1820)에 비해 S21이 5dB 더 0에 가까우므로(구체적으로는, FR4 채널의 길이가 30cm인 환경에서), 본 발명에 따른 신호 처리 방식(1810)이 종래의 비영복귀 변조 방식(1820)에 비해 전송 성능이 높게 나타나는 것을 확인할 수 있다.
도 19에 도시된 그래프의 가로축은 FR4 채널의 길이를 나타내고, 세로축은 비트 오류율을 나타낸다. 여기서 비트 오류율이 높을수록 데이터 오류가 많아져 전송 성능이 떨어짐을 의미한다.
도 19를 참조하면, 본 발명의 일 실시예에 따라 본 발명에 따른 신호 처리 방식(1910)은 FR4 채널의 길이가 20cm 이상인 구간에서 종래의 비영복귀(NRZ; Non-Return-to-Zero) 변조 방식(1920)보다 비트 오류율이 낮게 나타나고 그 변화율이 작게 나타나므로, 본 발명에 따른 신호 처리 방식(1910)이 종래의 비영복귀 변조 방식(1920)보다 전송 성능이 높게 나타나는 것을 확인할 수 있다.
도 20에 도시된 그래프의 가로축은 아이 패턴(eye pattern)의 위치(또는 T-Spaced UI)를 나타내고, 세로축은 비트 오류율을 나타낸다.
도 20을 참조하면, 본 발명의 일 실시예에 따라 본 발명에 따른 통신 시스템은, 0.11UI 아이 패턴 간격으로 4x10-9보다 작은 비트 오류율(구체적으로는, FR4 채널의 길이가 30cm인 환경에서)을 획득(2010)할 수 있음을 확인할 수 있다.
한편, 본 발명의 일 실시예에 따라 본 발명에 따른 통신 시스템을 통해 송수신되는 신호의 측정되는 파형을 분석하게 되면, 아이 패턴에서의 피크 투 피크 지터(jitter)값은 8.8ps이고, 복구 클럭 신호(recovered clock signal)의 지터값의 표준 편차는 1.14ps로 확인되었다.
한편, 도 21은 본 발명의 일 실시예에 따라 본 발명에 따른 통신 시스템을 통해 송수신하는 경우에, 프레임의 길이 및 최소 펄스 폭(예를 들어, 1UI)을 구성하는 단위 펄스의 수에 따른 부호화 이득(coding gain)을 시뮬레이션한 결과이다.
도 21에 도시된 그래프의 가로축은 프레임의 길이를 나타내고, 세로축은 부호화 이득을 나타낸다. 여기서, 프레임의 길이가 길어지거나 최소 펄스 폭(예를 들어, 1UI)을 구성하는 단위 펄스의 수가 많아질수록 부호화 이득은 증가하는 것으로 판단될 수 있다. 즉, 프레임의 길이가 길어지거나 최소 펄스 폭(예를 들어, 1UI)을 구성하는 단위 펄스의 수가 많아지는 것은 하나의 프레임을 이용하여 어떤 정보를 나타낼 수 있는 경우의 수가 증가하는 것을 의미할 수 있으므로, 본 발명에 따른 통신 시스템에서 프레임의 길이 및 최소 펄스 폭(예를 들어, 1UI)을 구성하는 단위 펄스의 수 중 적어도 하나에 기초하여 부호화 이득이 조절될 수 있게 된다.
한편, 본 발명에 따른 통신 시스템에서 프레임의 길이가 길어지거나 최소 펄스 폭(예를 들어, 1UI)을 구성하는 단위 펄스의 수가 많아지게 되면, 이를 처리하기 위한 통신 시스템의 로드가 증가하게 되므로, 프레임의 길이 또는 최소 펄스 폭(예를 들어, 1UI)을 구성하는 단위 펄스의 수가 통신 환경, 사용자의 선택 등에 의해 기설정되거나 가변될 수도 있다.
이상에서는, 최소 펄스 폭이 1UI이고, 프레임의 길이가 6UI이고, UI를 구성하는 단위 펄스의 주기 T가 0.25UI(또는, 최소 펄스 폭을 구성하는 단위 펄스의 수가 4개)인 것에 기초하여 신호를 처리하는 실시예에 대하여 주로 설명되어 있지만, 본 발명이 반드시 앞서 설명한 프레임의 길이 또는 단위 펄스의 주기 T(또는, 최소 펄스 폭을 구성하는 단위 펄스의 수)에만 한정되는 것은 아니며, 본 발명의 목적을 달성할 수 있는 범위 내에서 프레임의 길이가 3UI이고, UI를 구성하는 단위 펄스의 주기 T가 0.5UI(또는, UI를 구성하는 단위 펄스의 수가 2개) 등으로 얼마든지 이용될 수 있음을 밝혀 둔다.
<확장적인 실시예>
이상에서는, 펄스의 폭 및 위치를 중심으로 프레임을 생성하거나 출력 비트 스트림을 생성하는 실시예에 관하여 주로 살펴보았으나, 이에 한정되지 않고, 펄스 값, 펄스 값의 트랜지션(transition)이 발생되는 위치(position), 펄스 값의 트랜지션이 발생되는 수(number)를 기반으로 하여 프레임이 생성되거나 출력 비트 스트림이 생성되는 등과 같이 다양하게 변형될 수도 있다.
즉, 이상에서는, 펄스의 폭 및 위치를 기반으로 프레임화하여 입력 비트 스트림이 변조되었으나, 펄스 값, 펄스 값의 트랜지션(transition)이 발생되는 위치(position) 및 펄스 값의 트랜지션이 발생되는 수(number) 중 적어도 하나를 기반으로 프레임화하여 입력 비트 스트림이 변조될 수도 있다.
예를 들어, 본 발명의 일 실시예에 따른 인코딩부(120)는 입력 비트 스트림으로부터 펄스 값의 트랜지션이 발생되는 적어도 하나의 위치가 결정되는 프레임을 생성할 수 있다. 본 발명의 일 실시예에 따르면, 이러한 트랜지션이 발생되는 위치는, 펄스 값이 변하는 시점에서의 위치를 의미할 수 있고, 예를 들어, 펄스가 0에서 1로 변하는 시점에서의 위치 또는 1에서 0으로 변하는 시점에서의 위치를 의미할 수 있다.
보다 구체적으로, 본 발명의 일 실시예에 따른 인코딩부(120)는 입력 비트 스트림에 기초하여 펄스 값의 트랜지션이 발생되는 적어도 하나의 위치를 결정할 수 있고, 그 결정되는 펄스 값의 트랜지션이 발생되는 적어도 하나의 위치에 기초하여 프레임을 생성할 수 있다.
또한, 본 발명의 일 실시예에 따른 인코딩부(120)는 입력 비트 스트림으로부터 위의 펄스 값을 더 결정할 수 있고, 그 결정되는 펄스 값 및 그 결정되는 펄스 값의 트랜지션이 발생되는 적어도 하나의 위치에 기초하여 프레임을 생성할 수도 있다.
또한, 본 발명의 일 실시예에 따른 인코딩부(120)는 입력 비트 스트림으로부터 위의 펄스 값의 트랜지션이 발생되는 수(number)를 더 결정할 수 있고, 그 결정되는 펄스 값의 트랜지션이 발생되는 수 및 위의 펄스 값의 트랜지션이 발생되는 적어도 하나의 위치에 기초하여 프레임을 생성할 수도 있다.
한편, 본 발명의 일 실시예에 따르면, 프레임의 길이 또는 프레임의 최소 펄스 폭을 구성하는 단위 펄스의 수가 가변될 수 있듯이, 프레임에서 트랜지션이 발생되는 적어도 하나의 위치 또는 프레임에서 트랜지션이 발생되는 수가 통신 환경, 사용자의 선택 등에 의해 변할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 프레임의 길이 및 최소 펄스 폭을 구성하는 단위 펄스의 수 중 적어도 하나에 기초하여 부호화 이득이 조절될 수 있듯이, 프레임의 길이, 프레임에서 트랜지션이 발생되는 위치 및 프레임에서 트랜지션이 발생되는 수 중 적어도 하나에 기초하여 펄스 폭 변조에 의한 부호화 이득이 조절될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 디코딩부(220)는 프레임으로부터 펄스 값의 트랜지션이 발생되는 적어도 하나의 위치에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성할 수 있다.
예를 들어, 본 발명의 일 실시예에 따른 디코딩부(220)는 프레임에 대응되는 입력 비트 스트림의 속성에 기반하여 정의된 룩업 테이블(look up table) 및 조합 논리(combinational logic) 중 적어도 하나를 참조하여, 프레임에서 펄스 값의 트랜지션이 발생되는 적어도 하나의 위치에 대응되는 비트 스트림을 출력 비트 스트림으로 생성할 수 있다.
본 발명의 일 실시예에 따르면, 앞서 설명된 본 발명에 따른 통신 시스템과 마찬가지로 위의 확장적인 실시예에서 설명된 인코딩부(210) 및 디코딩부(220)에 기초하여 통신 시스템이 구성될 수도 있다.
이상 설명된 본 발명에 따른 실시예는 다양한 컴퓨터 구성요소를 통하여 실행될 수 있는 프로그램 명령어의 형태로 구현되어 컴퓨터 판독 가능한 기록 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능한 기록 매체는 프로그램 명령어, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 컴퓨터 판독 가능한 기록 매체에 기록되는 프로그램 명령어는 본 발명을 위하여 특별히 설계되고 구성된 것이거나 컴퓨터 소프트웨어 분야의 당업자에게 공지되어 사용 가능한 것일 수 있다. 컴퓨터 판독 가능한 기록 매체의 예에는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM 및 DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical medium), 및 ROM, RAM, 플래시 메모리 등과 같은, 프로그램 명령어를 저장하고 실행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령어의 예에는, 컴파일러에 의하여 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용하여 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드도 포함된다. 하드웨어 장치는 본 발명에 따른 처리를 수행하기 위하여 하나 이상의 소프트웨어 모듈로 변경될 수 있으며, 그 역도 마찬가지이다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
100: 송신기
110: 입력부
120: 인코딩부
130: 송신부
140: 전처리부
200: 수신기
210: 수신부
220: 디코딩부
230: 출력부
300: 통신 시스템

Claims (25)

  1. 신호를 처리하는 방법으로서,
    입력 비트 스트림(input bitstream)으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)가 결정되는 프레임을 생성하는
    방법.
  2. 신호를 처리하는 방법으로서,
    프레임으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성하는
    방법.
  3. 제1항에 있어서,
    상기 프레임에서, 상기 입력 비트 스트림으로부터 상기 펄스 값이 더 결정되는
    방법.
  4. 제1항에 있어서,
    상기 프레임에서, 상기 입력 비트 스트림으로부터 상기 트랜지션이 발생되는 수(number)가 더 결정되는
    방법.
  5. 제1항에 있어서,
    상기 프레임에서, 상기 트랜지션이 발생되는 적어도 하나의 위치는 변할 수 있는
    방법.
  6. 제4항에 있어서,
    상기 프레임에서, 상기 트랜지션이 발생되는 수는 변할 수 있는
    방법.
  7. 제1항에 있어서,
    상기 프레임의 길이, 상기 프레임에서 상기 트랜지션이 발생되는 위치 및 상기 프레임에서 상기 트랜지션이 발생되는 수 중 적어도 하나에 기초하여, 펄스 폭 변조에 의한 부호화 이득을 조절할 수 있는
    방법.
  8. 제2항에 있어서,
    상기 프레임에 대응되는 입력 비트 스트림의 속성에 기반하여 정의된 룩업 테이블(look up table) 및 조합 논리(combinational logic) 중 적어도 하나를 참조하여, 상기 펄스 값의 트랜지션이 발생되는 적어도 하나의 위치에 대응되는 비트 스트림을 상기 출력 비트 스트림으로 생성하는
    방법.
  9. 신호를 처리하는 시스템으로서,
    입력 비트 스트림(input bitstream)으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)가 결정되는 프레임을 생성하는 인코딩부를 포함하는
    시스템.
  10. 신호를 처리하는 시스템으로서,
    프레임으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성하는 디코딩부를 포함하는
    시스템.
  11. 통신 시스템으로서,
    입력 비트 스트림(input bitstream)으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)가 결정되는 프레임을 생성하는 인코딩부, 및
    프레임으로부터 펄스 값의 트랜지션(transition)이 발생되는 적어도 하나의 위치(position)에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성하는 디코딩부를 포함하는
    통신 시스템.
  12. 신호를 처리하는 방법으로서,
    입력 비트 스트림(input bitstream)으로부터 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스를 포함하는 프레임을 생성하는
    방법.
  13. 신호를 처리하는 방법으로서,
    프레임에 포함되고 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성하는
    방법.
  14. 제12항에 있어서,
    상기 적어도 하나의 펄스에는, 적어도 하나의 데이터(data) 펄스 및 적어도 하나의 보이드(void) 펄스가 포함되는
    방법.
  15. 제12항에 있어서,
    상기 프레임은, 다른 프레임과의 구분을 위한 펄스를 더 포함하는
    방법.
  16. 제12항에 있어서,
    상기 프레임의 길이는 변할 수 있는
    방법.
  17. 제12항에 있어서,
    상기 프레임의 최소 펄스 폭을 구성하는 단위 펄스의 수는 변할 수 있는
    방법.
  18. 제12항에 있어서,
    상기 프레임의 길이 및 상기 프레임의 최소 펄스 폭을 구성하는 단위 펄스의 수에 기초하여, 상기 펄스 폭 변조에 의한 부호화 이득을 조절할 수 있는
    방법.
  19. 제12항에 있어서,
    상기 입력 비트 스트림의 속성에 기반하여 정의된 룩업 테이블(look up table) 및 조합 논리(combinational logic) 중 적어도 하나를 참조하여, 상기 적어도 하나의 펄스의 폭 및 위치 중 적어도 하나를 결정하는
    방법.
  20. 제12항에 있어서,
    직류 밸런스(DC balance)를 유지하기 위하여, 상기 프레임 중 홀수 번째 또는 짝수 번째 프레임을 반전시키는
    방법.
  21. 제13항에 있어서,
    상기 프레임에 대응되는 입력 비트 스트림의 속성에 기반하여 정의된 룩업 테이블(look up table) 및 조합 논리(combinational logic) 중 적어도 하나를 참조하여, 상기 검출되는 적어도 하나의 펄스의 폭 및 위치에 대응되는 비트 스트림을 상기 출력 비트 스트림으로 생성하는
    방법.
  22. 제1항, 제2항, 제12항 및 제13항 중 어느 한 항에 따른 방법을 실행하기 위한 컴퓨터 프로그램을 기록하는 비일시성의 컴퓨터 판독 가능 기록 매체.
  23. 신호를 처리하는 시스템으로서,
    입력 비트 스트림(input bitstream)으로부터 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스를 포함하는 프레임을 생성하는 인코딩부를 포함하는
    시스템.
  24. 신호를 처리하는 시스템으로서,
    프레임에 포함되고 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성하는 디코딩부를 포함하는
    시스템.
  25. 통신 시스템으로서,
    입력 비트 스트림(input bitstream)으로부터 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스를 포함하는 프레임을 생성하는 인코딩부, 및
    프레임에 포함되고 최소 펄스 폭 이상의 펄스 폭(pulse width)을 갖는 적어도 하나의 펄스에 관한 정보를 검출하고, 상기 검출되는 정보로부터 출력 비트 스트림을 생성하는 디코딩부를 포함하는
    통신 시스템.
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