TWI445335B - 等化器與等化方法 - Google Patents

Description

等化器與等化方法

本發明關於訊號處理，尤指利用可變延遲時間來減少高速資料傳輸系統中之截線效應的等化器以及相關方法。

請參考第1圖，傳輸系統100包含有一傳送端110以及一接收端120，其中傳送端110與接收端120係透過一傳輸導線115而耦接。傳輸端110包含有一傳送器114，且傳送器114可能設置於一印刷電路板上，該印刷電路板之上設置有一連接器(未示出)。連接器係用以連接傳輸導線115以及透過該印刷電路板上的走線(trace)而耦接至傳送器114。正常來說，訊號由傳送器114輸出，並且透過印刷電路板上的走線116以及傳輸導線115來傳送至接收端120。然而，基於傳送端110的某些設計考量，非理想的印刷電路板走線112可能會被設置於該印刷電路板上，這樣的走線會形成所謂的截線(stub)。而截線可能會造成導致訊號失真的截線效應，特別是在高速的資料傳輸系統中，例如，高清晰度多媒體介面(High Definition Multimedia Interface,HDMI)，訊號失真的情形愈為明顯。關於截線效應的形成原因茲說明如下。

請參考第1圖，當一訊號Va欲從傳送端110之傳送器114經過截線分歧點A傳送至接收端120時，此時，訊號Va在節點B處將會產生反射，進而生成一反射訊號Vb。如此一來，於節點C，訊號Va與反射訊號Vb將會因加成而產生一訊號Vcable；然而，這樣的結果導致實際被接收端120所接收的訊號是Vcable，而非原本的所欲傳送的訊號Va，因而產生訊號失真(亦即截線效應)。關於訊號Va、Vb以及Vcable間的差別請進一步參考第2圖。

由第2圖可知，由於反射訊號Vb可歸因於訊號Va的反射，故反射訊號Vb與訊號Va之間會存在一延遲時間Td1(換言之，相位差)。而延遲時間Td1的長度又與截線(印刷電路板走線112的長度有關)。所以，透過傳輸導線115所傳輸的訊號Vcable與傳送器114原本所輸出的訊號Va相差甚遠，造成接收端120將會擷取到錯誤的訊息。

然而，由於反射訊號與原始訊號之間的延遲時間與截線長度有關，使得延遲時間變得難以預測，這通常是因為印刷電路板走線112的長度並非固定。在不同設計中，印刷電路板走線112的長度可能很短，也可能很長。更甚至，印刷電路板走線112可能根本不存在。因此，傳統的等化器並無法有效且妥善的消除截線效應，亦可能造成等化後的訊號更劣於未等化之訊號的情形。

有鑑於此，本發明之目的之一在於提供可於接收端消除/減輕由截線所造成的訊號反射(即，截線效應)的等化器與相關方法。本發明透過一可變延遲時間來產生一延遲訊號，以模擬截線所造成的反射訊號。之後，本發明利用具有該延遲時間的一延遲訊號來消除輸入訊號中所存在的反射成分。因此，不論截線的長度為何，本發明的等化器與等化方法均可妥當地調整該可變延遲時間以消除或減輕截線效應。

本發明之一實施例提供一種等化器，該等化器用來等化一輸入訊號以產生一等化後訊號，並且包含有一求和裝置與一延遲裝置。求和裝置係用來將一回授延遲訊號與一輸入訊號相加，以產該等化後訊號。該延遲裝置耦接於該求和裝置，並用以延遲該等化後訊號以產生該回授延遲訊號。其中，該延遲裝置具有一可變延遲時間，以及該可變延遲時間係為該輸入訊號之一位元時間的非整數倍。

本發明之另一實施利提供一種用來等化一輸入訊號以產生一等化後訊號的等化方法。該等化方法包含：將一回授延遲訊號與該輸入訊號相加以產生該等化後訊號；以及延遲該等化後訊號以產生該回授延遲訊號。其中，延遲該等化後訊號的步驟對應至一可變延遲時間，該可變延遲時間係為該輸入訊號之一位元時間的非整數倍。

本發明係利用包含可提供一可變延遲時間之一延遲裝置的等化器。該延遲裝置會改變並調整延遲時間，以找出最合適的延遲量來模擬實際的訊號反射延遲(如：Td1)。接著，本發明利用一求和裝置來依據該延遲時間以消除/減輕輸入訊號中的反射成分。

請參考第3圖，其係為本發明等化器之實施例的簡易功能方塊圖。本發明等化器可消除/減輕一傳送端(或者一傳送器的附近)處之截線所造成的訊號反射。本發明之等化器可能設置於一高速資料傳輸系統(如：HDMI、數位視訊介面(digital visual interface,DVI)或者其他可能之傳輸系統)的接收器中。如第3圖所示，等化器300用以等化一輸入訊號S_IN以產生一等化後訊號S_EQ。再者，等化器300包含有一求和裝置310以及一延遲裝置320。求和裝置310用來將一回授延遲訊號S_DELAY與輸入訊號S_IN相加，進而產生等化後訊號S_EQ。延遲裝置320係耦接於求和裝置310，並且用來延遲等化後訊號S_EQ，以產生回授延遲訊號S_DELAY，其中，延遲裝置320可造成一可變動的延遲時間。簡言之，延遲裝置320產生的回授延遲訊號S_DELAY係相似於截線所造成的反射訊號，而透過求和裝置310將回授延遲訊號S_DELAY與輸入訊號S_IN相加(或者是相減)，以自輸入訊號S_IN中移除反射訊號的成分。此外，延遲裝置320所產生的可變延遲時間乃對應於截線的長度，並且實質上等同於截線所造成之反射訊號的實際延遲時間。換句話說，基於截線的長度，本發明等化器可使延遲裝置320產生最合適的延遲時間，以模擬實際的反射訊號延遲時間。因此，截線所造成之訊號反射將可被適當地減輕/消除。其中，延遲裝置320之可變延遲時間可能為輸入訊號S_IN之一位元時間(bit time)的非整數倍。

依據本發明之一實施例，本發明等化器中之延遲裝置的架構係如第4圖所示。參考第4圖，延遲裝置320包含一取樣電路330與一延遲產生電路340。於本實施例中，取樣電路330係以一第一正反器321來實施，而延遲產生電路340則包含有一第二正反器322、一相位內插器323以及一相位選擇器324。第一正反器321耦接於求和裝置310，並用來接收等化後訊號S_EQ，且依據一第一時脈訊號CLK1而對等化後訊號S_EQ進行取樣。第二正反器322係耦接於第一正反器321，並用來延遲取樣訊號S_SAMPLED，以依據第二時脈訊號CLK2來產生回授延遲訊號S_DEALY。相位內插器323依據一參考時脈進行內插操作，以產生複數個具有不同相位的時脈訊號CLK_P1-CLK_Pn。相位選擇器324係耦接於相位內插器323與第二正反器322之間，並用來依據一選擇訊號SEL以自時脈訊號CLK_P1-CLK_Pn中選擇一者來作為第二時脈訊號CLK2。此外，第一時脈訊號CLK1與參考時脈訊號可能來自於相同或者是不同的時脈訊號源。應當注意的是，儘管第4圖所示的訊號S_EQ、S_SAMPLED以及S_DELAY係為差動訊號，然，此僅作為說明之用，而非為本發明之限制。

第4圖所示之延遲裝置的操作說明如下。首先，第一正反器321依據由時脈輸入端CK所輸入之第一時脈訊號CLK1來對求和裝置310所輸出之等化後訊號S_EQ進行取樣，進而產生取樣訊號S_SAMPLED。依據本發明之一實施例，第一時脈訊號CLK1可能與接收端之一時脈資料回復電路(clock and data recovery device,CDR所產生的參考時脈訊號CLK_REF有關。然而，於本發明其它實施例中，第一時脈訊號CLK1亦可能與接收端之其它時脈訊號來源有關，以上兩者均屬本發明之範疇。接著，取樣訊號S_SAMPLED將被傳送入第二正反器322，並被第二正反器322所延遲，進而產生回授延遲訊號S_DELAY。回授延遲訊號S_DELAY的延遲量主要由第二正反器322所造成。透過第二時脈訊號CLK2的不同選擇，第二正反器322可產生不同的延遲時間，這當中包含有輸入訊號之位元時間的非整數倍的延遲。因此，延遲裝置320可以提供非常接近於反射訊號延遲的延遲量，以產生回授延遲訊號S_DELAY至求和裝置310來降低或消除截線效應。再者，根據截線的不同長度，不同的時脈訊號CLK_P1-CLK_Pn將被選作為第二時脈訊號CLK2。其中，具有不同相位的時脈訊號CLK_P1-CLK_Pn乃由相位內插器323對時脈資料回復電路之參考時脈CLK_REF進行內插處理所產生。然而，根據本發明之其它實施例，時脈訊號CLK_P1-CLK_Pn亦可由對接收端中其它時脈訊號來源進行內插處理所產生。

本發明之另一實施例係提供另一種延遲產生電路340的實施方式，請參考圖式第5圖。如圖所示，延遲產生電路340包含複數個第一延遲單元L₁ -L_k 、複數個第二延遲單元L’₁ -L’_J 以及複數個增益單元Gm₍₁₎ -Gm_(n) 。第一延遲單元L₁ -L_k 係以串聯型式耦接，其具有複數個第一整數延遲時間。第二延遲單元L’₁ -L’_J 係以串聯型式耦接，其具有複數個第二非整數延遲時間。增益單元Gm₍₁₎ -Gm_(n) 係分別耦接於每一第一延遲單元L₁ -L_k 與每一第二延遲單元L’₁ -L’_J 之間。透過該些第一延遲單元L₁ -L_k 以及該些第二延遲單元L’₁ -L’_J ，延遲產生電路340可產生非整數的延遲時間，其可為輸入訊號S_IN的非整數倍。舉例來說，第一延遲單元L₁ -L_j 用以利用第一延遲時間來對等化後訊號S_EQ進行延遲處理，以產生回授延遲訊號S_DELAY的整數延遲量，而第二延遲單元L’₁ -L’_J 則用以利用第二延遲時間來對等化後訊號S_EQ進行延遲處理，以產生回授延遲訊號S_DELAY的分數延遲量。增益單元Gm₍₁₎ -Gm_(n) 則用以微調第一與第二延遲單元所造成的總延遲量。依此，增益單元Gm₍₁₎ -Gm_(n) 的輸出將與回授延遲訊號S_DELAY進行加總，如此一來，回授延遲訊號S_DELAY可用來消除或減輕輸入訊號S_IN中的反射成分。

於本發明之較佳實施例中，延遲產生電路340另包含複數個第三延遲單元345(虛線包圍處)，其係以串聯型式所耦接，且分別具有複數個第三非整數延遲時間。第三延遲單元345可藉由第二延遲單元L’₁ -L’_J 之內插結果(亦即，第二延遲時間之內插)所實現，因此第三延遲時間的長度可比每一第一延遲時間與每一第二延遲時間短。第三延遲單元345可用來依據該些第三延遲時間來延遲等化後訊號S_EQ，以形成回授延遲訊號S_DELAY的分數部分延遲量。透過內插處理，延遲產生電路340可具有相當短的延遲時間，進而得以更精確地模擬反射訊號的實際延遲時間，以消除截線效應。

請參考第6圖，其係繪示如第3圖所示之本發明求和裝置之一實施例的詳細功能方塊圖。其中，求和裝置310包含有一第一差動放大器312以及一第二差動放大器314。第一差動放大器又包含有電晶體M1與M2、電阻R1與R2以及一第一電流源CM1。並且，輸入訊號S_IN透過第一差動放大器312之第一差動輸入端(亦即電晶體M1與M2之閘極)被輸入至求和裝置310。第二差動放大器314包含電晶體M3與M4、電阻R1與R2以及一第二電流源CM2。並且，回授延遲訊號S_DELAY透過第二差動放大器314之第二差動輸入端(亦即電晶體M3與M4之閘極)被輸入至求和裝置310。第二差動放大器314之一第二差動輸出端3141係耦接至第一差動放大器312之一第一差動輸出端3121，藉此，回授延遲訊號S_DELAY將與輸出訊號S_IN相加，以產生等化後訊號S_EQ。透過將具有對應於截線長度之適當延遲量的回授延遲訊號S_DELAY與輸入訊號S_IN相加，輸入訊號S_IN中的訊號反射成分及可因而被消除或減少。再者，透過調整第一電流源CM1與第二電流源CM2的大小，則輸入訊號S_IN中的訊號反射成分可更為準確地被估計，增進輸入訊號S_IN的等化效果。

基於以上本發明等化器的設計理念，本發明更提供一種等化方法。如前所述，本發明等化方法亦用於消除/減少因傳輸端之截線所導致之訊號反射。為能消除或減輕訊號反射，本發明等化方法可透過內插方式產生一可變延遲時間，其中，本發明方法包含有將一回授延遲訊號與該輸入訊號相加以產生該等化後訊號；以及延遲該等化後訊號以產生該回授延遲訊號。此外，延遲該等化後訊號的步驟對應至一可變延遲時間，該可變延遲時間係為該輸入訊號之一位元時間的非整數倍。

於本發明方法之一實施例中，延遲該等化後訊號的步驟包含有：依據對應於一參考時脈之一第一時脈訊號來取樣該等化後訊號，以輸出一取樣訊號；依據一參考時脈來產生複數個具有不同相位之時脈訊號；自該複數個時脈訊號中選擇一者來作為一第二時脈訊號；以及依據該第二時脈訊號來延遲該取樣訊號以輸出該回授延遲訊號。此外，複數個具有不同相位之時脈訊號可依據對該參考時脈進行內插處理來產生。再者，本發明之另一實施例中，提供了另一種延遲該等化後訊號的方式，其中包含有步驟：依據一時脈訊號來取樣該等化後訊號以產生一取樣訊號；利用複數個第一整數延遲時間來進行一第一延遲操作以延遲該取樣訊號；利用複數個第二非整數延遲時間來進行一第二延遲操作以延遲該取樣訊號；以及調整每一第一延遲操作與每一第二延遲操作的結果，以產生複數個增益結果。於本例中，該可變延遲時間的整數部份係由該第一延遲操作來產生，以及其分數部分係由該第二延遲操作所產生。於本發明又一實施例中，延遲該等化後訊號的方式又可包含有步驟：利用基於該複數個第二非整數延遲時間之內插結果所產生之複數個第三非整數延遲時間來進行一第三延遲操作以延遲該取樣訊號，其中該可變延遲時間之分數部分係由該第二延遲操作以及該第三延遲操作所產生。

此外，應當注意的是，本發明之等化器在實際應用上，可能耦接於一個或多個習知等化器來進行運作，以進一步消除、減輕截線效應或其它衰減等非理想效應。

在高速的資料傳輸系統中(例如：DVI或者是HDMI)，截線效應可能相當嚴重。藉由本發明等化器的幫助，各種可能長度之截線所造成的截線效應均可被減輕或消除，進而提供資料傳輸的品質。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．傳輸系統

110．．．傳送端

120．．．接收端

112、116．．．走線

114．．．傳送器

115．．．傳輸導線

300．．．等化器

310．．．求和裝置

320．．．延遲裝置

330．．．取樣電路

340．．．延遲產生電路

321、322．．．正反器

323．．．相位內插器

324．．．相位選擇器

L₁ -L_k 、L’₁ -L’_J 、345．．．延遲單元

Gm₍₁₎ -Gm_(n) ．．．增益單元

312、314．．．差動放大器

3121、3141．．．輸出端

第1圖係繪示具有截線之習知通訊系統。

第2圖係繪示不同訊號之間的波形。

第3圖係為本發明等化器之一實施例的簡易功能方塊示意圖。

第4圖係為本發明延遲裝置之一實施例的詳細功能方塊示意圖。

第5圖係為本發明延遲裝置之另一實施例的詳細功能方塊示意圖。

第6圖係為本發明求和裝置之一實施例的詳細功能方塊示意圖。

300．．．等化器

310．．．求和裝置

320．．．延遲裝置

330．．．取樣電路

340．．．延遲產生電路

Claims (14)

1. 一種等化器，用來等化一輸入訊號以產生一等化後訊號，包含：一求和裝置，用來將一回授延遲訊號與該輸入訊號相加以產生該等化後訊號；以及一延遲裝置，耦接於該求和裝置，用以延遲該等化後訊號以產生該回授延遲訊號；其中該延遲裝置具有一可變延遲時間，以及該可變延遲時間係為該輸入訊號之一位元時間的非整數倍。
2. 如申請專利範圍第1項所述之等化器，其中該等化器係用以等化一截線(stub)所造成之訊號反射，而該截線係位於發出該輸入訊號的一傳送端。
3. 如申請專利範圍第2項所述之等化器，其中該可變延遲時間係對應於該截線的長度。
4. 如申請專利範圍第2項所述之等化器，其中該可變延遲時間係依據內插方式所產生。
5. 如申請專利範圍第1項所述之等化器，其中該延遲裝置包含：一取樣電路，包含有一第一正反器，該取樣電路耦接於該求和裝置，用以依據一第一時脈訊號來取樣該等化後訊號，以輸出一取樣訊號；以及一延遲產生電路，耦接於該取樣電路，用以依據該可變延遲時間來延遲該取樣訊號，以產生該回授延遲訊號。
6. 如申請專利範圍第5項所述之等化器，其中該延遲產生電路包含：一第二正反器，耦接於該第一正反器，用以依據一第二時脈訊號來延遲該取樣訊號，以輸出該回授延遲訊號；一相位內插器，用來依據一參考時脈而利用內插方式來產生具有不同相位之複數個時脈訊號；以及一相位選擇器，耦接於該第一正反器與該相位內插器，用以自該複數個時脈訊號中選擇一者來作為該第二時脈訊號。
7. 如申請專利範圍第5項所述之等化器，其中該延遲產生電路包含：複數個第一延遲單元，係以串聯型式耦接，具有複數個第一整數延遲時間，用以基於該複數個第一整數延遲時間來延遲該取樣訊號；複數個第二延遲單元，係以串聯型式耦接，具有複數個第二非整數延遲時間，用以基於該複數個第二非整數延遲時間來延遲該取樣訊號；以及複數個增益單元，分別耦接於每一第一延遲單元或每一第二延遲單元，其中每一增益單元用以調整每一第一或第二延遲單元之一輸出，以及每一增益單元之輸出將被加總以形成該回授延遲訊號。
8. 如申請專利範圍第7項所述之等化器，其中該延遲產生電路另包含有複數個第三延遲單元，其係以串聯型式耦接，並且該第三延遲單元係依據該第二延遲單元的內插結果來實現，以及其中該可變延遲時間之分數部份係由該複數個第二延遲單元與該複數個第三延遲單元所產生。
9. 一種等化方法，用來等化一輸入訊號以產生一等化後訊號，包含：將一回授延遲訊號與該輸入訊號相加以產生該等化後訊號；以及延遲該等化後訊號以產生該回授延遲訊號；其中延遲該等化後訊號的步驟對應至一可變延遲時間，該可變延遲時間係為該輸入訊號之一位元時間的非整數倍。
10. 如申請專利範圍第9項所述之等化方法，其中該等化方法係用來等化一截線所造成之訊號反射，而該截線係位於發出該輸入訊號的一傳送端。
11. 如申請專利範圍第10項所述之等化方法，其中該可變延遲時間係對應於該截線的長度。
12. 如申請專利範圍第9項所述之等化方法，其中延遲該等化後訊號的步驟包含：依據一第一時脈訊號來取樣該等化後訊號，以輸出一取樣訊號；依據一參考時脈來產生複數個具有不同相位之時脈訊號；自該複數個時脈訊號中選擇一者來作為一第二時脈訊號；以及依據該第二時脈訊號來延遲該取樣訊號以產生該回授延遲訊號。
13. 如申請專利範圍第9項所述之等化方法，其中延遲該等化號訊號的步驟包含：依據一時脈訊號來取樣該等化後訊號以產生一取樣訊號；利用複數個第一整數延遲時間來進行一第一延遲操作以延遲該取樣訊號；利用複數個第二非整數延遲時間來進行一第二延遲操作以延遲該取樣訊號；調整每一第一延遲操作與每一第二延遲操作的結果，以產生複數個增益結果；以及加總該複數個增益結果以形成該回授延遲訊號。
14. 如申請專利範圍第13項所述之等化方法，其中延遲該等化號訊號的步驟另包含：利用基於該複數個第二非整數延遲時間之內插結果所產生之複數個第三非整數延遲時間來進行一第三延遲操作以延遲該取樣訊號，其中該可變延遲時間之分數部分係由該第二延遲操作以及該第三延遲操作所產生。