JP7428037B2 - イコライザ、及びこれを用いた通信モジュール - Google Patents

Description

本発明は、イコライザ、及びこれを用いた通信モジュールに関する。

通信の大容量化にともなって、通信速度の高速化と多値化が進められている。４００Ｇ規格のデータセンター用通信モジュールでは、ＰＡＭ－４（4-level Pulse Amplitude Modulation；４値振幅変調）信号フォーマットが採用されている。

通信速度が高速化すると、部品の高周波帯域によって信号の帯域が制限される。制限された帯域を補償するために、ＦＩＲ（Finite Impulse Response：有限インパルス応答）フィルタのようなデジタルフィルタが一般的に用いられる（たとえば、特許文献１参照）。また、送信モジュール用の可変遅延ＦＩＲイコライザが提案されている（たとえば、特許文献２参照）。

特開２００８－２１９０７８号 米国特許第７３３０５０６号

多値化により、個々のレベルでのアイパターンの振幅開口は狭くなり、反射波によるアイパターン開口の劣化の影響が無視できなくなっている。一般的なＦＩＲフィルタでは、固定の遅延量をもつため、部品間の伝送路長に合わせた反射補償が難しい。多数のタップを設けることで反射の影響を補償し得るが、回路規模と消費電力が増大する。公知の可変遅延ＦＩＲイコライザは、可変遅延の分解能が固定の遅延量よりも大きく、反射の影響を十分に補償することが難しい。

本発明は、通信用モジュールで、回路規模と消費電力の増大を抑制して反射波を補償することを目的とする。

開示の一つの態様では、イコライザは、
Ｎ個（Ｎは正の整数）のタップが縦列接続された第１のタップ付き遅延ラインと、
前記第１のタップ付き遅延ラインと並列に接続される、１タップの第２のタップ付き遅延ラインと、
前記Ｎ個のタップで取り出される信号に係数を乗算する第１乗算器と、
前記第２のタップ付き遅延ラインの出力に第２係数を乗算する第２乗算器と、
前記第１乗算器の出力と前記第２乗算器の出力を加算する加算器と、
を有し、
前記第１のタップ付き遅延ラインは固定の遅延(τ)を有し、
前記第２のタップ付き遅延ラインは、前記固定の遅延の１／Ｍの分解能（Ｍは１より大きい数）で変更可能な可変遅延を有する。

通信用のモジュールで、回路規模と消費電力の増大を抑制して反射波を補償することができる。

従来のＦＩＲフィルタでの技術課題を説明する図である。 実施形態のイコライザを用いた通信モジュールの模式図である。 実施形態のイコライザの構成例を示す図である。 実施形態のイコライザの別の構成例を示す図である。 実施形態のイコライザを用いた光送信機の模式図である。 実施形態のイコライザを用いた光受信機の模式図である。 反射の有無による信号波形の例を示す図である。 周波数特性の補償例を示す図である。 周波数特性の補償例を示す図である。 実施形態の反射補償を行ったときのアイパターンを、反射補償のないアイパターンと比較して示す図である。

図１は、発明者が見出した技術課題、すなわち、一般的なＦＩＲフィルタを用いて波形成形するときに生じる反射補償の問題を説明する図である。

高速の光通信用トランシーバモジュールの光送受信では、構成部品の帯域不足による波形歪を、デジタル信号処理で補償することが一般的となっている。高速大容量の通信では多値化が採用され、ＰＡＭ－４（4-level Pulse Amplitude Modulation；４値振幅変調）信号フォーマットが採用されている。信号品質の維持のため、送信側、受信側ともに、アイ開口を確保するために波形整形が求められる。

帯域補償用のデジタルフィルタとして、ＦＩＲフィルタが一般に用いられる。ＦＩＲフィルタは、符号化された入力デジタル信号を時間軸上で所定の遅延量でずらし、係数Ｃ_０～Ｃ_ｎで重みづけして加算することで、波形を整形する。

整形された波形の信号は、デジタル－アナログコンバータ（ＤＡＣ）でアナログ電気信号に変換され、次段の接続部品に出力される。

ＤＳＰと接続部品は電気伝送路で接続されている。ＤＳＰから出力されたアナログ電気信号は、接続部品の入力点（反射点Ｉ）で反射され、一部の信号成分がＤＳＰに戻る。ＤＳＰに戻った信号は、ＤＳＰの出力点（反射点Ｏ）で再度反射され、接続部品に向かう。この反射によって、伝送信号に損失が生じる。

伝送路長をＤ／２（Ｄは使用周波数での遅延時間で表される）とすると、往復の伝送路長、すなわち伝送遅延時間はＤである。反射点Ｉでの反射減衰量をＬｉ、反射点Ｏでの反射減衰量をＬｏとする。反射部の周波数伝達関数は、たとえば、

と表される。ここでは簡易化のために、電気伝送路の群遅延、Ｓ１１反射特性、及びＳ２２反射特性は、周波数に対して一定であると仮定している。

右辺の第１項は、ＤＳＰから出力された信号を１に正規化したものである。反射成分の実数部と虚数部に含まれる往復の伝送遅延時間Ｄは、整数になるとは限らない。

一方、ＦＩＲフィルタの周波数伝達関数は、たとえば、

で表される。ここで、ｋはタップの番号、Ｃｋは各タップの係数、τは固定の遅延量である。ｋ＝０を中心として－ｎからｎまで、（２ｎ＋１）個のタップでの乗算値の総和が、ＦＩＲフィルタの出力である。

ＦＩＲフィルタにより等化された信号の実数部と虚数部の変数ｋは、整数である。一般的なＦＩＲフィルタは固定の遅延量をもつため、必ずしも固定遅延の整数倍ではない反射遅延または伝送路長に合わせて反射波を補償することは難しい。ＦＩＲフィルタに多大な数のタップを設けることで反射の影響を低減し得るが、回路規模が大きくなり、消費電力が増大する。

変調方式にＰＡＭ－４を用いる場合、「０」と「１」で表されるビット列は、「００」、「０１」、「１０、「１１」の４つの電圧レベルのパルス信号として伝送される、単位時間当たりの伝送容量は２倍になる。一方、４レベルで３段のアイパターンの開口を維持するために、反射損失はできるだけ正確に補償できるのが望ましい。

実施形態では、可変の遅延量をもつデジタルフィルタを用い、反射の遅延量に合わせて、より細かい分解能で反射を補償する。

図２は、実施形態のイコライザを用いた通信モジュール１の模式図である。通信モジュール１は、ＤＳＰ５と、接続部品５６を有する。ＤＳＰ５と接続部品５６は、電気の伝送路５７で接続されている。

ＤＳＰ５は、一例として、デジタル－アナログ及びアナログ－デジタル変換器（図中、「ＤＡＣ／ＡＤＣ」と標記）５１、イコライザ１０、及び、符号化及び復号化回路（図中、「ＣＤ／ＤＥＣ」と標記）５３を有する。

伝送路５７と接続部品５６の接続点で、電気信号が反射する（反射点Ａ）。また、伝送路５７とＤＳＰ５の接続点で、電気信号が反射する（反射点Ｂ）。反射点で反射された信号成分は、ＤＳＰ５からの出力タイミング、またはＤＳＰ５への入力タイミングから遅れて、パルス信号に混入する。

イコライザ１０は、信号波形を整形する。波形整形には、光伝送路で発生する波長分散、偏波モード回転などに起因する波形歪の整形、帯域制限された信号の帯域補償のための整形の他に、反射点で発生する反射波の補償が含まれる。

後述するように、イコライザ１０は所望の分解能の可変遅延量をもち、伝送路５７の実効長に応じた遅延量で、反射を補償する。送信側では、イコライザ１０によってあらかじめ反射補償された波形の信号が、伝送路５７に出力される。受信側では、イコライザ１０によって、反射の影響が取り除かれた波形の信号が、後段の復号に供給される。

＜イコライザの構成例１＞
図３は、実施形態のイコライザ１０Ａの構成例を示す。イコライザ１０Ａは、第１のタップ付き遅延ライン１１と、第２のタップ付き遅延ライン１２Ａを有する。第１のタップ付き遅延ライン１１は、固定の遅延量をもつ。第２のタップ付き遅延ライン１２Ａは、可変の遅延量をもつ。イコライザ１０Ａはまた、第１のタップ付き遅延ライン１１の出力に係数を乗算する第１乗算器１３と、第２のタップ付き遅延ライン１２の出力に係数を乗算する第２乗算器１４と、第１乗算器１３の出力と第２乗算器１４の出力を加算する加算器１７を有する。

第１のタップ付き遅延ライン１１は、入力信号ｘ（ｎ）に対して縦列接続されたＮ個（Ｎは２以上の整数）のタップを有する。この例では、＃０～＃４の５個のタップが縦列接続されている。タップとは、乗算器１３の入力に接続される分岐ノードをいう。第１のタップ付き遅延ライン１１は、隣り合うタップの間に遅延τが挿入されている。遅延τは、固定の遅延量であり、この例では、１ビット分の遅延量である。

第２のタップ付き遅延ライン１２Ａは、第１のタップ付き遅延ライン１１と並列に接続されている。第２のタップ付き遅延ライン１２Ａは、１つのタップと、可変遅延１２１を有する。

可変遅延１２１は、τ×（Ｌ＋１／Ｍ）の遅延量を有し、反射部分の実効伝送路長に合わせて、適切な値に設定可能である。ここで、Ｍは１より大きい数（Ｍ＞１）、Ｌは０以上の整数である。可変遅延１２１は、第１のタップ付き遅延ライン１１の固定の遅延量τを１／Ｍの分解能（Ｍ＞１）で変えることができる。

たとえば、反射部の往復の伝送遅延時間Ｄが３．５ユニットインターバル（ＵＩ）の場合、これに対応する遅延量を生成するために、Ｌ＝３、Ｍ＝２に設定することができる。別の例として、Ｌ＝０、Ｍ＝１０に設定された場合は、τ／１０の遅延量を生成することができる。ＬとＭの値を決めることで、タップ＃０～＃４の間の所望の遅延量だけでなく、遅延τよりも小さい遅延も、タップ＃４の遅延よりも大きい遅延も生成することができる。生成される遅延の分解能は、固定の遅延量τの１／Ｍであり、Ｍの値次第で、反射補償の精度を所望の程度に向上できる。

ＬとＭの値は、通信モジュール１の設計時などに、回路基板上の反射発生箇所の実効伝送路長（たとえば、使用周波数帯での往復の伝送遅延時間Ｄ）に応じて、指定することができる。設計時に指定されたＬとＭの値は、出荷前の検査などで微調整されてもよい。

第１乗算器１３は、タップ＃０～＃４に接続される乗算器１３０～１３４を有する。乗算器１３０～１４０で、対応するタップ＃０～＃４の出力に係数Ｃ_０～Ｃ_４が乗算される。各タップ＃０～＃４の係数Ｃ_０～Ｃ_４は、通信モジュール１の透過特性によって決まる。ｋ番目の乗算器の周波数伝達関数は、
Ｃ_ｋｃｏｓωｋτ－ｊＣ_ｋｓｉｎωｋτ
で表される。ｋは整数であり、第１のタップ付き遅延ライン１１と第１乗算器１３によって、反射波を除く部分で入力信号の波形が等価される。

第２乗算器１４は、第２のタップ付き遅延ライン１２Ａのタップに接続される。第２乗算器１４で乗算される係数Ｃvarは、発生する反射の量によって決まる。第２のタップ付き遅延ライン１２Ａと第２乗算器１４により、１／Ｍ（Ｍ＞１）の分解能で、固定遅延量τの整数倍でない反射遅延を補償する。

加算器１７は、乗算器１３０～１３４の出力と、第２乗算器１４の出力の総和で求まる信号ｙ（ｎ）を出力する。イコライザ１０Ａは、出力から入力に戻るフィードバック経路がなく、信号は前方に向かって一方向で送られることから、フィードフォワードイコライザとも呼ばれる。

イコライザ１０Ａによって、固定量の遅延τの整数倍の遅延成分だけでなく、回路内の反射遅延など、固定遅延τよりも小さい遅延成分も補償することができる。第１のタップ付き遅延ライン１１と並列に、１タップの第２のタップ付き遅延ライン１２を接続し、第２乗算器１４を追加するだけなので、回路の拡張は最小限であり、消費電力の増加も少ない。

＜イコライザの構成例２＞
図４は、実施形態のイコライザ１０Ｂの構成例を示す。イコライザ１０Ｂは、反射箇所の伝送遅延量が小さい場合に適している。

イコライザ１０Ｂは、第１のタップ付き遅延ライン１１と、第２のタップ付き遅延ライン１２Ｂを有する。第１のタップ付き遅延ライン１１は、固定の遅延量をもつ。第２のタップ付き遅延ライン１２Ｂは、可変の遅延量をもつ。第１のタップ付き遅延ライン１１に接続される第１乗算器１３、第２のタップ付き遅延ライン１２Ｂに接続される第２乗算器１４、及び加算器１７の構成は、図３のイコライザ１０Ａの構成要素と同じである。

第１のタップ付き遅延ライン１１は、入力信号ｘ（ｎ）に対して縦列接続されたＮ個（Ｎは正の整数）のタップと、各タップの間に挿入される遅延τを有する。この例では、＃０～＃４の５個のタップが縦列接続され、隣り合うタップの間に、遅延τが挿入されている。遅延τは固定量の遅延である。

第２のタップ付き遅延ライン１２Ｂは、第２乗算器１４に接続される１つのタップと、可変遅延１２２を有する。第２のタップ付き遅延ライン１２Ｂはさらに、第１のタップ付き遅延ライン１１の各タップ＃０～＃４の遅延セグメントに接続されるスイッチＳＷ０～ＳＷ４を有する。可変遅延１２２は、スイッチＳＷの位置で決まる遅延量の１／Ｍ（Ｍは１より大きい数）の遅延を生成する。

図３の構成例１では、可変遅延１２１で「Ｌ」の値を設定することで、固定量の遅延τの整数倍に相当する遅延を生成していた。図４の構成例では、スイッチＳＷ０～ＳＷ４のいずれかを選択してＯＮにすることで、選択されたスイッチ位置での遅延量と、その次のスイッチ位置での遅延量の間の、任意の遅延量を生成することができる。

たとえば、ＳＷ１をＯＮにして、その他のスイッチＳＷ０、及び、ＳＷ２～ＳＷ４をＯＦＦにすると、１．０００…ビットから１．９９９…ビットまでの任意の遅延を生成することができる。可変遅延１２２のブロック内に記載される「τ」は、選択されるスイッチに決まる値である。図３の５タップの例では、可変遅延１２２で生成される遅延は、τ／Ｍ～５τ／Ｍの間の値をとる。

ＯＮにされるスイッチＳＷと、可変遅延１２２のＭの値は、通信モジュール１の設計時などに、回路基板の反射発生箇所の実効伝送路長（たとえば、使用周波数帯での往復の伝送遅延時間Ｄ）に応じて指定することができる。設計時にオン指定されたスイッチとＭの値は、出荷前の検査などで変更されてもよい。

イコライザ１０Ｂの可変遅延１２２で生成される最大の遅延量は、Ｎタップの累積遅延の１／Ｍ、すなわち、Ｎτ＋τ／Ｍである。可変遅延１２１の最大遅延量は、タップ数で制限されるが、高い分解能で小数点以下の遅延が生成される点は、イコライザ１０Ａと同じである。したがって、反射箇所の往復の伝送遅延時間Ｄが小さいときなどに、イコライザ１０Ｂは好適に用いられる。

＜光送信機及び光受信機への適用＞
図５は、実施形態のイコライザ１０を用いた光送信機２の模式図である。光送信機２は通信モジュール１の一例である。光送信機２は、ＤＳＰ５Ｔｘと、変調器ドライバ２６と、光変調器２７を有する。変調器ドライバ２６と光変調器２７は、接続部品５６の例である。ＤＳＰ５Ｔｘと変調器ドライバ２６は、電気の伝送路７で接続されている。変調器ドライバ２６と光変調器２７は、電気の伝送路８で接続されている。

ＤＳＰ５Ｔｘは、ＤＡＣ２２と、イコライザ１０と、符号化回路（図中、「ＣＤ」と標記）２１を有する。クライアント装置からの信号は、ＤＳＰ５Ｔｘに入力される。ＤＳＰ５Ｔｘで、光伝送信号フォーマットへ符号化処理され、イコライザ１０に出力される。

イコライザ１０は、信号の波形を整形するとともに、伝送路７と伝送路８の少なくとも一方で生じる反射をあらかじめ補償する。波形整形された信号は、ＤＡＣ２２でアナログ電気信号に変換されて、伝送路７に出力される。

伝送路７では、ＤＳＰ５Ｔｘの出力端で反射点Ｏ_１が発生し、変調器ドライバ２６への入力端で反射点Ｉ_１が発生し得る。伝送路８では、変調器ドライバ２６の出力端で反射点Ｏ_２が発生し、光変調器２７への入力端で反射点Ｉ_２が発生し得る。

伝送路７と伝送路８の伝送遅延時間Ｄが等しい場合は、イコライザ１０で２つの伝送路７及び８の反射を補償することができる。伝送路７と伝送路８の伝送遅延時間がイコライザ１０の固定の遅延τの整数倍でないときも、第２のタップ付き遅延ライン１２の可変遅延１２１または１２２により、１／Ｍの分解能でτの整数倍でない遅延量を生成することができる。

伝送路７と伝送路８の長さ、または伝送遅延時間が異なる場合は、反射が大きいほうの伝送路の反射波を補償してもよい。ＤＳＰ５Ｔｘから出力されるアナログ電気信号は、変調器ドライバ２６で所定の電圧レベルの高周波パルス信号に変換され、光変調器２７に入力される。光変調器２７は、光源としてレーザダイオードが組み込まれた集積型の光変調器であってもよい。光変調器２７は、光源から出力される光を、高周波パルス信号で変調して出力する。これにより、回路規模と消費電力の増大を最小限にして、反射波による損失を細かい精度で補償することができる。

図６は、実施形態のイコライザ１０を用いた光受信機３の模式図である。光受信機３は通信モジュール１の一例である。光受信機３は、ＤＳＰ５Ｒｘと、光／電気変換回路（図中、「Ｏ／Ｅ」と標記）３１を有する。光／電気変換回路３１は光受信フロントエンド回路であり、光伝送路から受信した光信号を電気信号に変換する。光／電気変換回路３１は、光検出器としてのフォトダイオードと、トランスインピーダンスアンプを含むプリアンプを有している。

光／電気変換回路３１とＤＳＰ５Ｒｘは、電気の伝送路９で接続されている。光／電気変換回路３１の出力端は、反射点Ｏとなり得る。ＤＳＰ５Ｒｘへの入力端は、反射点Ｉとなり得る。伝送路９で生じる反射波は、伝送路長に応じた遅延をともなって受信信号波形に取り込まれ、波形歪と伝送損失の原因となる。

ＤＳＰ５Ｒｘは、ＡＤＣ３２と、イコライザ１０と、復号器（図中、「ＤＥＣ」と標記）３３を有する。光ネットワークから受信され、電気信号に変換された信号は、ＡＤＣ３２で、デジタル信号に変換される。イコライザ１０は、受信した電気信号の波形を整形するとともに、伝送９で生じた反射を補償する。波形整形された信号は、復号器３３で復号化処理を受ける。

イコライザ１０は、可変遅延１２１または１２２により、１／Ｍの分解能で遅延τの整数倍でない遅延を生成することができる。伝送路９の伝送遅延時間Ｄが固定遅延量の整数倍でない場合も、精度よく反射を補償することができる。

＜イコライザの効果＞
図７は、反射の有無による単位パルス信号波形の例を示す。往復の伝送遅延時間Ｄを３．５［ＵＩ］として計算している。伝送路での（Ａ）は反射のない場合の信号波形、（Ｂ）は反射補償のない構成で反射があるときの信号波形、（Ｃ）は実施形態の構成で反射があるときの信号波形である。

ＤＳＰ５と接続部品５６の間の伝送路５７（図２参照）を、パルス信号が伝搬する。伝送路５７に反射がない場合は、波形整形された信号は、図７の（Ａ）に示すように、所定の時間間隔で立ち上がる矩形のパルス信号である。

伝送路５７に反射がある場合、反射補償のない構成では、図７の（Ｂ）に示すように、伝送遅延時間Ｄの位置に反射波が現れる。この反射波は伝送損失につながり、アイパターンが劣化する。

実施形態のイコライザ１０を用いることで、図７の（Ｃ）に示すように、伝送遅延時間Ｄの位置での反射波が補償され、反射がないときと同様のパルス波形が得られる。イコライザ１０は、帯域補償用のＦＩＲフィルタの拡張を最小限に抑えて、伝送遅延時間Ｄに応じた反射を補償する。

図８、及び図９は、周波数特性の補償例を示す図である。図８の（Ａ）は実施形態のイコライザ１０を用いたときの利得特性、図９の（Ａ）はその位相特性である。図８の（Ｂ）は、比較として従来のＦＩＲフィルタを用いたときの利得特性、図９の（Ｂ）はその位相特性である。
図８の（Ａ）、（Ｂ）、及び図９の（Ａ）、（Ｂ）の点線は、５３ギガボーのシンボルレートで部品間の往復の伝送遅延時間Ｄを３．５［ＵＩ］、１０％の反射波が生じるときに、補償したい目標の利得特性と位相特性を示す。

図８の（Ａ）の実線は、実施形態のイコライザ１０で反射補償したときの利得特性、図９の（Ａ）の実線は、その位相特性である、図８の（Ｂ）の実線は、従来のＦＩＲフィルタで反射補償したときの利得特性、図９の（Ｂ）の実線は、その位相特性である。図８の（Ａ）と（Ｂ）、及び図９の（Ａ）と（Ｂ）で、フィルタのタップ数を５タップとし、帯域内の利得特性と位相特性を合わせて、ＬＭＳ（Least Mean Square：最小二乗平均）法でフィッティングしている。ＬＭＳ法フィッティングの際に、利得特性と位相特性の間に、あるいは、サンプリングする周波数領域により、適宜、加重を与えている。

図８の（Ａ）、及び、図９の（Ａ）で、実施形態のイコライザ１０で反射を補償することで、目標の利得と位相が実現されている。これに対し、図８の（Ｂ）の従来のＦＩＲフィルタでは、目標の利得特性からの乖離が大きくなる。上述した条件で、従来のＦＩＲフィルタで目標の利得特性を達成するためには、タップ数を大幅に増やさなければならない。図９の（Ｂ）でも、目標の位相特性からのずれが大きい。

実施形態のイコライザ１０では、遅延τの１／Ｍ（Ｍ＞１）の分解能で反射を補償することができるので、タップ数を増大させずに目標の利得特性と位相特性が得られる。

図１０は、実施形態の反射補償を行ったときのアイパターンを、反射補償を行わないときのアイパターンと比較して示す図である。図１０の（Ａ）で、実施形態のイコライザ１０を用いることで、電気信号が４つの電圧レベルに収束し、アイパターンの開口が広く保たれている。

図１０の（Ｂ）で、反射補償を行わないときはは、各レベルで電圧値がばらつき、アイパターンの開口が狭くなり、開口が劣化している。これは、伝送路で生じる反射波が十分に補償されていないからである。

実施形態のイコライザ１０では、遅延τの１／Ｍ（Ｍ＞１）の分解能で反射を補償できるので、回路規模の増加を最小限に抑えて良好なアイパターンを維持することができる。

以上説明したように、伝送路で発生する反射遅延が、イコライザ１０に設定されている固定の遅延量の整数倍でなくても、固定遅延量の１／Ｍ（Ｍ＞１）の分解能で反射遅延を補償することができる。

本開示によるイコライザは、上述した特定の構成例に限定されない。タップの数は５個に限定されず、送信機または受信機で必要とされる反射補償の程度、消費電力、回路規模などに応じて、適宜選択される。タップ間に設定される固定の遅延は、１ビットの遅延に限定されない。各タップの出力の総和をとる構成に変えて、各タップの出力を順次加算する構成を用いてもよい。この場合、第１のタップ付き遅延ライン１１で順次加算された乗算値に、第２乗算器１４の出力が加算されてもよいし、その逆でもよい。

実施形態のイコライザにより、反射波の影響が除去された周波数透過特性が得られ、透過特性に依存するシンボル間干渉が抑制される。イコライザ１０が送信機に適用される場合、ＩＥＥＥによるＴＤＥＣＱ（Transmitter and Dispersion Eye Closure Quaternary）規格に適合したアイ開口特性が得られる。イコライザ１０が受信機に適用される場合、受信感度、最大受信レベルなどを含む受信誤り率特性を最適にすることができる。

１ 通信モジュール
２ 光送信機
３ 光受信機
５ ＤＳＰ
７、８、９、５７ 伝送路
１０、１０Ａ、１０Ｂ イコライザ
１１ 第１のタップ付き遅延ライン
１２Ａ、、１２Ｂ 第２のタップ付き遅延ライン
１３ 第１乗算器
１４ 第２乗算器
１７ 加算器
２１ 符号化回路
２６ 変調器ドライバ
２７ 光変調器
３１ 光／電気変換回路
３３ 復号器
１２１、１２２ 可変遅延
τ 固定の遅延

Claims (8)

1. Ｎ個（Ｎは正の整数）のタップが縦列接続された第１のタップ付き遅延ラインと、
   前記第１のタップ付き遅延ラインと並列に接続される、１タップの第２のタップ付き遅延ラインと、
   前記Ｎ個のタップで取り出される信号に係数を乗算する第１乗算器と、
   前記第２のタップ付き遅延ラインの出力に第２係数を乗算する第２乗算器と、
   前記第１乗算器の出力と前記第２乗算器の出力を加算する加算器と、
   を有し、
   前記第１のタップ付き遅延ラインは固定の遅延を有し、
   前記第２のタップ付き遅延ラインは、前記固定の遅延の１／Ｍの分解能（Ｍは１より大きい数）で変更可能な可変遅延を有し、
   前記Ｎ個のタップの隣接するタップ間に設定される前記固定の遅延をτとすると、前記可変遅延は、τ×（Ｌ＋１／Ｍ）で表され、Ｌは０以上の整数である、
   イコライザ。
2. Ｎ個（Ｎは正の整数）のタップが縦列接続された第１のタップ付き遅延ラインと、
   前記第１のタップ付き遅延ラインと並列に接続される、１タップの第２のタップ付き遅延ラインと、
   前記Ｎ個のタップで取り出される信号に係数を乗算する第１乗算器と、
   前記第２のタップ付き遅延ラインの出力に第２係数を乗算する第２乗算器と、
   前記第１乗算器の出力と前記第２乗算器の出力を加算する加算器と、
   前記Ｎ個のタップと、前記第２のタップ付き遅延ラインの間に接続されるＮ個のスイッチ、と
   を有し、
   前記第１のタップ付き遅延ラインは固定の遅延τを有し、
   前記第２のタップ付き遅延ラインは、前記固定の遅延の１／Ｍの分解能（Ｍは１より大きい数）で変更可能な可変遅延を有し、
   前記Ｎ個のスイッチのいずれかのスイッチが選択可能であり、選択されたスイッチ位置での遅延量と次のスイッチ位置での遅延量の間の任意の遅延量が生成される、
   イコライザ。
3. 前記可変遅延は、選択されるスイッチに応じて、τ／ＭからＮτ＋τ／Ｍの間で変更可能である、
   請求項２に記載のイコライザ。
4. 前記第２乗算器は、前記可変遅延の出力に接続される、
   請求項１～３のいずれか１項に記載のイコライザ。
5. 前記第１乗算器は、前記Ｎ個のタップに接続されるＮ個の乗算器を有する、
   請求項１～４のいずれか１項に記載のイコライザ。
6. 請求項１～５のいずれか１項に記載のイコライザを有するデジタル信号プロセッサと、
   前記デジタル信号プロセッサに接続される部品と、
   を有し、
   前記可変遅延は、前記デジタル信号プロセッサと前記部品の間に生じる反射に応じて設定されている、
   通信モジュール。
7. 前記部品は、変調器ドライバと光変調器の少なくとも一方を含み、
   前記可変遅延は、前記デジタル信号プロセッサと前記変調器ドライバの間の伝送遅延時間、または、前記変調器ドライバと前記光変調器の間の伝送遅延時間に応じて設定されている、
   請求項６に記載の通信モジュール。
8. 前記部品は、光／電気変換回路であり、
   前記可変遅延は、前記デジタル信号プロセッサと前記光／電気変換回路の間の伝送遅延時間に応じて設定されている、
   請求項６に記載の通信モジュール。

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