CN103259508B - 具有可调有峰函数的模拟信号电流积分器 - Google Patents

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Abstract

本发明涉及一种具有可调有峰函数的模拟信号电流积分器。具有可调有峰函数的模拟信号电流积分器可为结合了诸如决策反馈均衡器之类的高级均衡功能的高数据速率接收器集成电路中的应用提供数据速率相关的损失补偿。例如，一种电流积分器电路包括：电流积分放大器电路，其包括用于调谐所述电流积分器电路的峰值响应的可调电路元件；以及峰值控制电路，其用于根据所述电流积分器电路的工作条件而生成控制信号以调整所述可调电路元件的值。所述工作条件可以为指定的数据速率和/或通信通道特征。所述可调电路元件可以是退化电容器或偏置电流源。

Description

具有可调有峰函数的模拟信号电流积分器
技术领域
本发明一般地涉及用于实现具有可调有峰函数的模拟信号电流积分器的电路和方法，更具体地说，涉及具有可调有峰函数以便为结合了诸如决策反馈均衡器之类的高级均衡功能的高数据速率接收器集成电路中的应用提供数据速率相关的损失补偿的模拟信号电流积分器。
背景技术
一般而言，数据接收器实现处理功能以将接收的模拟信号转换为表示所传输数据的估计的数字值。在现有高速率数据接收器中，具体地说，在串行线路接收器中，这些处理功能经常通过模拟信号处理功能的组合实现，所述模拟信号处理功能一般包括线路均衡功能，后跟将均衡后的模拟信号转换为二进制数据的数据限幅器（data slicer）块。作为一个特定实例，串行数据接收器可以使用本领域中公知的非积分DFE求和器电路或采样电流积分器DFE求和器电路实现DFE（决策反馈均衡）功能。但是，非积分DFE求和器电路对于高数据速率接收器中的DFE求和功能而言能耗较高，并且采样电流积分DFE求和器电路未在高数据速率接收器中提供最优噪声抑制。
发明内容
本发明的示例性实施例一般包括用于实现具有可调有峰函数的模拟信号电流积分器的电路和方法，更具体地说，包括具有可调有峰函数以便为结合了诸如决策反馈均衡器之类的高级均衡功能的高数据速率接收器集成电路中的应用提供数据速率相关的损失补偿的模拟信号电流积分器。
在本发明的一个示例性实施例中，一种电流积分器电路包括：电流积分放大器电路，其包括用于调谐所述电流积分器电路的峰值响应的可调电路元件；以及峰值控制电路，其用于根据所述电流积分器电路的工作条件而生成控制信号以调整所述可调电路元件的值。所述工作条件可以为指定的数据速率和/或通信通道特征。所述可调电路元件可以为退化（degeneration）电容器或偏置电流源。
在本发明的另一示例性实施例中，一种数据接收器包括：连续时间均衡器CTE电路；峰值电流积分器电路，其直接连接到所述CTE电路的输出；以及数据限幅器电路，其连接到所述峰值电流积分器电路的输出。所述峰值电流积分器电路包括：电流积分放大器电路，其包括用于调谐电流积分器电路的峰值响应的可调电路元件；以及峰值控制电路，其用于根据所述数据接收器的工作条件而生成控制信号以调整所述可调电路元件的值。所述工作条件可以为所述数据接收器的指定数据速率和/或通信通道特征。所述可调电路元件可以为退化电容器或偏置电流源。
通过结合附图阅读下面对本发明示例性实施例的详细描述，本发明的这些或其它示例性实施例、方面和特征将变得显而易见。
附图说明
图1是具有CTE（连续时间均衡器）和DFE（决策反馈均衡器）处理功能的串行数据接收器的高级框图；
图2是采样电流积分器电路的示意性电路图；
图3是根据本发明的一个示例性实施例的可变峰值电流积分器电路的高级示意图；
图4是根据本发明的一个示例性实施例的使用可变容性退化来控制电流积分器电路的峰值响应的可变峰值电流积分器电路的示意性电路图；
图5是根据本发明的另一示例性实施例的使用可变偏置电流控制来调整电流积分器电路的峰值响应的可变峰值电流积分器电路的示意性电路图。
具体实施方式
现在将进一步详细地描述本发明的示例性实施例，其中涉及用于实现具有可调有峰函数的模拟信号电流积分器的电路和方法，更具体地说，其中涉及具有可调有峰函数以便为结合了诸如决策反馈均衡器之类的高级均衡功能的高数据速率接收器集成电路中的应用提供数据速率相关的损失补偿的模拟信号电流积分器。
图1是串行数据接收器的高级框图。通常，图1所示的串行数据接收器10包括模拟信号处理和均衡电路块11和数据限幅器12，数据限幅器12可操作以将通过通信通道接收的模拟信号转换为表示已传输数据的估计的数字值。模拟信号处理和均衡电路块11包括VGA（可变增益放大器）块13、CTE（连续时间均衡器）块14和DFE（决策反馈均衡）块15，它们实现公知的功能以处理入站模拟信号并提供线路（通道）均衡功能以补偿线路码间干扰（ISI）造成的性能降低。数据限幅器块12使用公知的技术将均衡后的模拟信号转换为二进制数据。
在实现现有超高数据速率（例如，10-25千兆位/秒）接收器期间出现的一个问题是需要在模拟信号处理和均衡电路块11中支持非常宽的带宽，同时使功率抽取及模拟电路的复杂度保持尽可能低。作为一个实例，被设计为以25千兆位/秒入站数据速率工作的串行线路接收器一般需要至少12.5GHz（或数据速率的一半）的模拟带宽，以便支持不归零（NRZ）线路信令。为了补偿线路损失，模拟信号处理和均衡电路块11可以借助CTE块14实现高频峰值，从而实现在高频处具有峰值的频率相关的增益。此高频峰化将接收器带宽扩展到大于数据速率的一半。
尽管此高频峰化有助于线路均衡，但是它也会增大形成接收器的有源和无源组件所造成的噪声，因为高频峰化同时增大了接收器的噪声带宽。由于物理上相邻的数据通道中存在有害寄生耦合，因此由这些寄生耦合引起的宽带串扰噪声会导致高数据速率接收器性能降低。下面详细介绍的本发明的示例性实施例提供了信号处理框架，以最小化在较宽带宽上工作的高数据速率接收器所具有的串扰噪声和接收器电路噪声的影响。
通过现代CMOS技术实际实现数据接收器的另一问题是工艺、电压和温度（PVT）变化会引起模拟信号处理功能的带宽变化。为了确保数据接收器在“最坏情况”PVT角（corner）处工作，模拟信号处理功能通常被设计为满足最低带宽需求，以在“最坏情况”、低电路带宽条件下支持所需的数据速率。这可导致在“最佳情况”PVT角下，带宽超大幅增加，由此定义电路（definition circuits）具有更多带宽。结果，由于接收器带宽增加量超过数据信号本身所需的量，并且“最佳情况”PVT角上的较宽噪声带宽集成导致信噪比（SNR）降低，因此可能出现问题。下面详细介绍的本发明的示例性实施例提供了信号处理框架，以通过PVT变化稳定接收器噪声带宽。
此外，当需要在较宽数据速率范围上执行操作的应用采用串行数据接收器时，可能出现相关问题。例如，串行数据接收器可被设计为具有支持最高数据速率（例如，25千兆位/秒）的带宽，但接收器还必须通过“遗留”数据速率（例如，3千兆位/秒）执行操作。当在较低数据速率处使用时，高数据速率接收器的高带宽会在较低数据速率处导致非最优SNR。下面详细介绍的本发明的示例性实施例提供了信号处理框架，以根据数据速率来控制接收器带宽。
在设计模拟信号处理和均衡电路块11时需要重点考虑的另一因素是以硅芯片面积和功率抽取两个方面衡量的复杂度，其可以是实现数据接收器中的VGA、CTE和DFE块的重点考虑部分。由于大量数据接收器（例如，100个或更多）可能被集成到单个集成电路上，因此需要使数据接收器设计的功率和面积保持较低。下面详细介绍的本发明的示例性实施例提供了信号处理框架，以实现低功率、小面积VGA/CTE/DFE模拟信号处理功能，同时满足支持高性能操作所需的带宽和噪声要求。
在现有数据接收器中，可通过模拟信号处理功能实现功率和面积最小化，所述模拟信号处理功能通过采用图2所示的“采样电流积分器”电路架构来实现DFE。图2是采样电流积分器电路20的示意性电路图，采样电流积分器电路20包括CTE块14、采样块22（采样开关）、电流积分器电路24和数据限幅器块12。电流积分器电路24具有差分放大器拓扑，其包括由差分晶体管对M0和M1形成的差分输入级、包括由时钟信号RESET驱动的PMOS开关M2和M3的负载元件，以及位于每个输出节点N1和N2处的可复位电容器C。电容器C连接在输出节点N1和N2与地之间。晶体管M0和M1的栅极是差分输入端，它们接收来自采样块22的差分输入信号（电压）作为输入。差分放大器还包括退化电阻器RD和两个尾电流源I偏置，以便生成用于对差分输入放大器进行直流偏置的偏置电流。
在此架构中，通常来自数据接收器前端中的CTE块14的信号首先由采样块22进行采样，采样块22对入站信号进行采样并响应于SAMPLE信号而保留入站信号的状态。电流积分器电路24的输入端处的采样值通过使用RESET信号在积分负载电容器C上释放复位而在标称数据位周期T（或积分周期）内进行积分。更具体地说，当时钟信号RESET为逻辑“低”时，电流积分器电路24处于复位模式，并且PMOS晶体管M2和M3将输出节点N1和N2上拉到正电源电压VDD。当时钟信号RESET转变为逻辑“高”时，PMOS晶体管M2和M3关断，复位周期结束，并且来自输入差分对（由来自采样块22的输入驱动）的漏电流开始为负载电容器C充电。在此“积分”周期内，由电容器C对电流进行积分。对于非零差分输入电压，来自输入差分对的漏电流不相等，因此负载电容器C以不同速率充电。在数据位（积分）周期结束时，形成正或负差分输出电压，并且来自采样电流积分器块22/24的积分后的输出被数据限幅器块12（其可被实现为高灵敏度二进制锁存器）转换为数据。
图2的采样电流积分器电路拓扑的优点是能够轻松地使用附加开关电流源在容性积分节点上添加决策反馈均衡。所述电路拓扑还可最小化功率和面积，因为积分电容器C可以非常小，它利用极小的电流来形成足够的差分输出电压以可靠地驱动数据限幅器块12。此外，由于电路对已保存的值进行积分，因此积分过程本身的级中没有带宽损失。
图2的采样电流积分方法也有一些缺点。尽管采样电流积分器避免了积分器损失，但是由于在电流积分器输入端处与负载电容结合的采样块22内具有采样器串联电阻，因此采样过程中仍会出现带宽损失。由于对形成多小的采样器22串联电阻及积分缓冲器输入电容的实际限制，此损失会以极高的数据速率增加。此外，采样过程本质上会将采样器的不期望kT/C噪声添加到信号，从而使所接收信号的SNR恶化。采样过程还可导致对驱动采样器输入端的级产生巨大“反冲（kickback）”，因为当采样块22从其“保持”状态被重新配置为“跟踪”状态时，采样块22的输出端处的“保持”电容中的电荷被重新分配回其输入端。此“反冲”效应可导致在采样块22之前需要额外的缓冲器电路，以便减小到可能连接到CTE块14的输出端的其他电路（例如，用于时钟恢复的边缘路径采样器）的“反冲”噪声电平。如果在采样块22被从“跟踪”状态重新配置为“保持”状态之前，噪声衰减到足够小的电平，则采样器反冲噪声还可能降低高数据速率接收器的灵敏度。
如图3、4和5所示的本发明的示例性实施例提供峰值模拟信号电流积分拓扑，所述拓扑利用通过在模拟信号处理数据路径中使用电流积分器而实现的低功率和小硅芯片面积，同时消除了由图2的采样电流积分器架构中的采样过程导致的带宽损失、Kt/C噪声劣化和电荷重新分配反冲。图3是根据本发明的一个示例性实施例的可变峰值电流积分器电路的高级示意图。总体上，图3示出可变峰值电流积分器电路30的高级框架，其中包括跨导放大器32和复位电路34（由时钟信号RESET控制），以及连接到跨导放大器32的输出端的电容器C。跨导放大器32被设计为具有连续时间可调有峰函数Gm(f)以响应于峰值控制模块36生成的控制信号而改变电流积分器电路30的峰值响应。
更具体地说，与图2的采样电流积分器框架相比，图3的电流积分器电路30消除了跨导放大器32的输入端处的采样电路，并且实现具有被设计为补偿直接（非采样）信号积分固有损失的连续时间可调有峰函数Gm(f)的输入跨导放大器。理想的电流积分器会在等于1/(2*T)的频率处将时变信号电平衰减近4dB（相对于直流输入），其中T是通常对应于所接收NRZ数据信号中的位周期的积分周期。这是大量的信号损失，实际上，此损失大于在图2的采样电流积分器拓扑中使用的采样块22造成的带宽损失。过度损失可增加信号的码间干扰并减少接收器均衡系统可处理的外部线路损失量。图3的示例性框架通过采用数据速率相关的可变有峰函数解决了这些问题，所述有峰函数不仅可用于恢复4dB积分器损失，而且还能调整峰值以帮助补偿端到端通道中的其它损失。
由于4dB积分器损失始终在等于1/(2*T)的频率处发生，因此可根据积分周期T调整有峰函数，积分周期T又与工作数据速率位周期直接相关。更具体地说，在图3的示例性实施例中，峰值控制模块36可以接收指示工作数据速率或指示期望均衡控制的配置数据，和/或可选地接收额外直接峰值控制调整作为输入，从而将跨导放大器32的积分级中的峰值电平配置为跨较宽数据速率工作范围的期望电平。
具体而言，在一个实施例中，峰值控制功能提供峰值控制，以便只补偿积分器的固有4dB损失，从而独立于工作数据速率在积分器级中提供净“平坦”频率响应。在另一示例性实施例中，峰值控制功能可以通过来自均衡控制过程的控制进行扩展，所述控制进一步调整积分器级中的峰值控制以实现改进的线路均衡。
根据本发明原理的峰值电流积分器架构固有地提供与工作数据速率密切匹配的有效数据检测带宽而与PTV角无关。因此，峰值电流积分器架构解决了过度接收器电路和系统串扰噪声问题，这些问题可能在宽带PVT角上发生，或者当使用宽带接收器在低数据速率处工作时发生。由于频率1/(2*T)处的积分过程导致可预测的损失（4dB），因此发生检测带宽稳定化。通过根据本发明原理的峰值电流积分器架构的有峰函数补偿此损失增加了积分级带宽，但是由于此补偿量相对较小，因此PVT角上整个接收器的带宽变化减小。另外，在远高于1/(2*T)的频率，电流积分过程导致在电流积分器输入端处发生高噪声衰减。作为例示该点的一个特定实例，对于为1/T的输入噪声频率，根据本发明的电流积分器产生与有峰函数设置无关的零输出，从而实现在维持期望信号电平均衡的同时，尽量消除噪声的目标。
在本发明的一个示例性实施例中，图3的跨导放大器的有峰函数Gm(f)通过在诸如图4所示的电流积分差分放大器级中采用可变退化电容器来实现。图4是根据本发明的一个示例性实施例的使用可变容性退化控制电流积分器电路的峰值响应的可变峰值电流积分器电路40的示意性电路图。电路40包括由差分晶体管对M0和M1形成的输入放大级42，并且还包括形成退化网络的退化电阻器RD和可变退化电容器CD，以及包括尾电流源I0和I1，所述尾电流源提供直流电流以便对输入放大级42进行直流偏置。输入晶体管M0和M1的栅极是从CTE块14接收差分电压Vin作为输入的差分输入端。晶体管M0和M1的漏极连接到输出节点N1和N2。电路40还包括复位电路44，复位电路44包括由时钟信号RESET驱动的PMOS开关M2和M3。PMOS开关M2和M3连接到每个输出节点N1和N2处的可复位电容器C。电容器C连接在输出节点N1和N2与地之间。
在此架构中，来自数据接收器前端中的CTE块14的差分信号输出被直接输入到输入放大级42（晶体管M0/M1）的差分输入端。电流积分器电路40的输入端处的输入信号通过使用RESET信号在积分负载电容器C上释放复位而在标称数据位周期T（积分周期）内进行积分。更具体地说，当时钟信号RESET为逻辑“低”时，积分器40处于复位模式，并且PMOS晶体管M2和M3将输出节点N1和N2上拉到正电源电压VDD。当时钟信号RESET转为逻辑“高”时，PMOS晶体管M2和M3关断，复位周期结束，来自输入差分对（由来自CTE电路24的输入直接驱动）的漏电流开始为负载电容器C充电。在此“积分”周期内（或者数据检测周期内），由电容器C对电流进行积分。由于非零差分输入电压，输入差分对的漏电流不相等，因此电容器C以不同速率充电。在数据检测（积分）周期结束时，在峰值电流积分器电路40的输出端处形成正或负差分输出电压，并且输出被数据限幅器块12（其可以实现为高灵敏度二进制锁存器）转换为数据。
使用退化电阻器RD提供了适合于模拟应用的更线性的低失真响应特征。使用与退化电阻器RD并联的可变退化电容CD在频率响应中引入“0”，以便期望峰值频率处的高频增益高于直流增益。在此峰值频率处，退化电容器CD基本上将退化电阻器RD短路，从而导致较高增益（以及较低损耗）。可通过响应于来自峰值控制模块46的控制信号输出而改变退化网络中的退化电容CD来调整峰值量（高频增益相对于直流增益的提升量）。
在一个示例性实施例中，可实现可变退化电容器CD，方式为：利用本领域中的完善技术，采用多个开关将不同离散电容值与分流退化电阻器RD进行并联。所实现的并联离散电容器的数量将取决于调整退化电容CD值所需的单位分辨率量以及电流积分器电路工作数据速率的期望范围。
如上所述，可根据诸如工作数据速率和/或通道特征（自适应均衡）等实时工作条件动态地调整图4的峰值电流积分器电路40的峰值响应。作为特定实例，为了调整指定数据速率的峰值响应，可将指定工作数据速率的配置数据输入峰值控制模块46，并且峰值控制模块46将生成控制信号以基于指定的数据速率设置退化电容器CD的值。在另一实施例中，在峰值电流积分器电路的实时工作期间，可将均衡调整数据（例如，由某些外部均衡控制处理电路实时产生）输入峰值控制模块46，以便（在针对给定数据速率选择的最初设置的退化电容值附近）改变退化电容器CD的值，从而进一步调谐峰值电流积分器电路40的峰值响应以考虑通道均衡。
图5是根据本发明的另一示例性实施例的使用可变偏置电流控制调整电流积分器电路的峰值响应的可变峰值电流积分器电路的示意性电路图。在图5的示例性实施例中，使用两个差分输入放大器的并联实现有峰函数Gm(f)，一个差分输入放大器具有固定退化电阻器（并可选地带有分流退化电容器），另一差分输入放大器只带有分流退化电容器，其中通过改变电阻器退化放大器和仅电容器退化放大器之间的尾偏置电流比来控制高频峰值。
更具体地说，如图5所示的可变峰值电流积分器电路50包括由差分晶体管对M0和M1形成的第一输入放大器级52，并且还包括形成退化网络的退化电阻器RD和可选的固定退化电容器CD1，以及包括可调尾电流源58A和58B，所述尾电流源提供可调直流电流以便对第一输入放大器级52进行直流偏置。输入晶体管M0和M1的栅极是从CTE块14接收差分电压Vin作为输入的差分输入端。晶体管M0和M1的漏极连接到输出节点N1和N2。电路50还包括复位电路54以及位于每个输出节点N1和N2处的可复位电容器C，复位电路54包括由时钟信号RESET驱动的PMOS开关M2和M3。电容器C连接在输出节点N1和N2与地之间。
可变峰值电流积分器电路50还包括由差分晶体管对M4和M5形成的第二输入放大器级53，并且还包括为第二输入放大器级53提供容性退化的固定退化电容器CD2，以及包括可调尾电流源58C和58D，所述尾电流源提供可调直流电流以便对第二输入放大器级53进行直流偏置。输入晶体管M4和M5的栅极是分别连接到输入晶体管M0和M1的栅极的差分输入端，并且从CTE块14接收同一差分电压Vin。第二输入放大器级53的晶体管M4和M5的漏极也分别连接到输出节点N1和N2。
在图5的示例性实施例中，可通过响应于来自峰值控制模块56的控制信号输出而改变尾电流源58产生的偏置电流量来调整峰值量。例如，可通过改变第一（电阻器退化）输入放大器级52的可调电流源58A/58B的尾偏置电流与第二（仅电容器退化）输入放大器级53的可调电流源58C/58D的尾偏置电流之间的比率来控制高频峰值响应。作为特定实例，为了增大电路50的高频峰值响应，可将更多偏置电流加入仅电容器退化输入放大器级53，而为了降低高频峰值，朝着0方向减小此电流。在本发明的一个示例性实施例中，可使用借助本领域的公知技术构建的通用电流DAC来实现可调尾电流源。
本发明的其他方面提供了峰值电流积分放大器，其可在包含各种模拟与数字集成电路的集成电路芯片中使用。具体而言，可制造包含峰值电流积分放大器和形成模拟和/或数字电路的其它半导体器件的集成电路管芯，所述其它半导体器件包括场效应晶体管、双极晶体管、金属氧化物半导体晶体管、二极管、电阻器、电容器、电感器等。所述峰值电流积分放大器可以在半导体衬底上或衬底内形成，所述管芯还包括所述衬底。根据本发明的集成电路可在应用、硬件和/或电子系统中使用。用于实现本发明的适当硬件和系统可以包括—但不限于—个人计算机、通信网络、电子商务系统、便携式通信设备（例如，手机）、固态介质存储设备、功能性电路等。结合此类集成电路的系统和硬件被视为本发明的一部分。给出此处提供的本发明的教导之后，本领域的技术人员将能构想本发明技术的其它实施方式和应用。
尽管此处参考附图描述了本发明的示例性实施例，但是将理解，本发明并不限于这些精确的实施例，在不偏离所附权利要求的范围的情况下，本领域的技术人员可以对这些实施例做出各种其它改变和修改。

Claims (20)

1.一种电流积分器电路，包括：
电流积分放大器电路，其包括用于调谐所述电流积分器电路的高频增益相对于直流增益的提升量的可调电路元件；以及
峰值控制电路，其用于根据所述电流积分器电路的工作条件而生成控制信号以调整所述可调电路元件的值。
2.根据权利要求1的电流积分器电路，其中所述工作条件为指定的数据速率。
3.根据权利要求1的电流积分器电路，其中所述工作条件包括通信通道特征。
4.根据权利要求1的电流积分器电路，其中所述可调电路元件为退化电容器。
5.根据权利要求1的电流积分器电路，其中所述可调电路元件为可变偏置电流源。
6.根据权利要求1的电流积分器电路，其中所述电流积分放大器电路包括：
电流积分差分放大器级，其包括差分晶体管对；
退化网络，其包括退化电阻器和可变退化电容器；以及
第一和第二尾电流源，其提供直流电流，以便对所述电流积分差分放大器级的所述差分晶体管对进行直流偏置，
其中所述可调电路元件为可变退化电容器。
7.根据权利要求1的电流积分器电路，其中所述电流积分放大器电路包括：
第一电流积分差分放大器级，其包括：
第一差分晶体管对M0和M1；
第一退化网络，其包括退化电阻器；以及
第一组尾电流源，其提供直流电流，以便对所述第一电流积分差分放大器级进行直流偏置；以及
第二电流积分差分放大器级，其包括：
第二差分晶体管对M2和M3；
第二退化网络，其包括退化电容器；以及
第二组尾电流源，其提供直流电流，以便对所述第二电流积分差分放大器级进行直流偏置，
其中所述可调电路元件包括所述第一和第二组尾电流源。
8.一种数据接收器，其包括根据权利要求1的电流积分器电路。
9.一种数据接收器，包括：
连续时间均衡器CTE电路；
峰值电流积分器电路，其直接连接到所述CTE电路的输出；以及
数据限幅器电路，其连接到所述峰值电流积分器电路的输出；
其中所述峰值电流积分器电路包括：
电流积分放大器电路，其包括用于调谐电流积分器电路的高频增益相对于直流增益的提升量的可调电路元件；以及
峰值控制电路，其用于根据所述数据接收器的工作条件而生成控制信号以调整所述可调电路元件的值。
10.根据权利要求9的数据接收器，其中所述工作条件为所述数据接收器的指定数据速率。
11.根据权利要求9的数据接收器，其中所述工作条件包括所述数据接收器的输入通道的特征。
12.根据权利要求9的数据接收器，其中所述可调电路元件为退化电容器。
13.根据权利要求9的数据接收器，其中所述可调电路元件为可变偏置电流源。
14.一种包括集成电路的集成电路IC芯片，所述集成电路包括电流积分器电路，所述电流积分器电路包括：
电流积分放大器电路，其包括用于调谐所述电流积分器电路的高频增益相对于直流增益的提升量的可调电路元件；以及
峰值控制电路，其用于根据所述电流积分器电路的工作条件而生成控制信号以调整所述可调电路元件的值。
15.根据权利要求14的IC芯片，其中所述工作条件为指定的数据速率。
16.根据权利要求14的IC芯片，其中所述工作条件包括通信通道特征。
17.根据权利要求14的IC芯片，其中所述可调电路元件为退化电容器。
18.根据权利要求14的IC芯片，其中所述可调电路元件为可变偏置电流源。
19.根据权利要求14的IC芯片，其中所述集成电路包括集成数据接收器电路。
20.根据权利要求19的IC芯片，其中所述集成数据接收器电路包括：连续时间均衡器CTE电路，其输出直接连接到所述峰值电流积分器电路的输入；以及数据限幅器电路，其连接到所述电流积分器电路的输出。
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9251873B1 (en) 2010-05-20 2016-02-02 Kandou Labs, S.A. Methods and systems for pin-efficient memory controller interface using vector signaling codes for chip-to-chip communications
US9288082B1 (en) 2010-05-20 2016-03-15 Kandou Labs, S.A. Circuits for efficient detection of vector signaling codes for chip-to-chip communication using sums of differences
US9077386B1 (en) 2010-05-20 2015-07-07 Kandou Labs, S.A. Methods and systems for selection of unions of vector signaling codes for power and pin efficient chip-to-chip communication
US8810319B1 (en) * 2012-06-08 2014-08-19 Altera Corporation Dual-stage continuous-time linear equalizer
US8643422B1 (en) * 2012-07-12 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Slicer and method of operating the same
KR102241045B1 (ko) 2013-04-16 2021-04-19 칸도우 랩스 에스에이 고 대역폭 통신 인터페이스를 위한 방법 및 시스템
WO2014210074A1 (en) 2013-06-25 2014-12-31 Kandou Labs SA Vector signaling with reduced receiver complexity
US9806761B1 (en) 2014-01-31 2017-10-31 Kandou Labs, S.A. Methods and systems for reduction of nearest-neighbor crosstalk
CN105993151B (zh) 2014-02-02 2019-06-21 康杜实验室公司 低isi比低功率芯片间通信方法和装置
US9363114B2 (en) 2014-02-28 2016-06-07 Kandou Labs, S.A. Clock-embedded vector signaling codes
US9509437B2 (en) 2014-05-13 2016-11-29 Kandou Labs, S.A. Vector signaling code with improved noise margin
US9112550B1 (en) 2014-06-25 2015-08-18 Kandou Labs, SA Multilevel driver for high speed chip-to-chip communications
EP3138253A4 (en) 2014-07-10 2018-01-10 Kandou Labs S.A. Vector signaling codes with increased signal to noise characteristics
KR102243423B1 (ko) 2014-07-21 2021-04-22 칸도우 랩스 에스에이 다분기 데이터 전송
KR101949964B1 (ko) 2014-08-01 2019-02-20 칸도우 랩스 에스에이 임베딩된 클록을 갖는 직교 차동 벡터 시그널링 코드
US9674014B2 (en) 2014-10-22 2017-06-06 Kandou Labs, S.A. Method and apparatus for high speed chip-to-chip communications
EP3700154A1 (en) 2015-06-26 2020-08-26 Kandou Labs, S.A. High speed communications system
US9425999B1 (en) * 2015-09-30 2016-08-23 Synaptics Incorporated Process-voltage-temperature (PVT) invariant continuous time equalizer
US10116470B2 (en) * 2015-10-28 2018-10-30 Futurewei Technologies, Inc. Combined low and high frequency continuous-time linear equalizers
US10055372B2 (en) 2015-11-25 2018-08-21 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
CN108781060B (zh) 2016-01-25 2023-04-14 康杜实验室公司 具有增强的高频增益的电压采样驱动器
US10003454B2 (en) 2016-04-22 2018-06-19 Kandou Labs, S.A. Sampler with low input kickback
US10242749B2 (en) 2016-04-22 2019-03-26 Kandou Labs, S.A. Calibration apparatus and method for sampler with adjustable high frequency gain
US10193716B2 (en) 2016-04-28 2019-01-29 Kandou Labs, S.A. Clock data recovery with decision feedback equalization
US10333741B2 (en) 2016-04-28 2019-06-25 Kandou Labs, S.A. Vector signaling codes for densely-routed wire groups
US10153591B2 (en) 2016-04-28 2018-12-11 Kandou Labs, S.A. Skew-resistant multi-wire channel
US9906358B1 (en) 2016-08-31 2018-02-27 Kandou Labs, S.A. Lock detector for phase lock loop
US10411922B2 (en) 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
US10200188B2 (en) 2016-10-21 2019-02-05 Kandou Labs, S.A. Quadrature and duty cycle error correction in matrix phase lock loop
US9954495B1 (en) 2016-10-24 2018-04-24 Synaptics Incorporated PVT invariant peaking stage for continuous time linear equalizer
US10200218B2 (en) 2016-10-24 2019-02-05 Kandou Labs, S.A. Multi-stage sampler with increased gain
US10372665B2 (en) 2016-10-24 2019-08-06 Kandou Labs, S.A. Multiphase data receiver with distributed DFE
DE112018002645T5 (de) * 2017-05-22 2020-03-19 Invention Mine, Llc Mehrstufiger sampler mit erhöhtem zuwachs
US10116468B1 (en) 2017-06-28 2018-10-30 Kandou Labs, S.A. Low power chip-to-chip bidirectional communications
US10686583B2 (en) 2017-07-04 2020-06-16 Kandou Labs, S.A. Method for measuring and correcting multi-wire skew
US10203226B1 (en) 2017-08-11 2019-02-12 Kandou Labs, S.A. Phase interpolation circuit
CN109729758B (zh) * 2017-08-30 2023-05-26 深圳市汇顶科技股份有限公司 动态放大电路
US10326623B1 (en) 2017-12-08 2019-06-18 Kandou Labs, S.A. Methods and systems for providing multi-stage distributed decision feedback equalization
US10554380B2 (en) 2018-01-26 2020-02-04 Kandou Labs, S.A. Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
US10931249B2 (en) 2018-06-12 2021-02-23 Kandou Labs, S.A. Amplifier with adjustable high-frequency gain using varactor diodes
KR20210019520A (ko) 2018-06-12 2021-02-22 칸도우 랩스 에스에이 다중-와이어 버스 상의 직교 코드에 대한 수동 다중-입력 비교기
CN109302147A (zh) * 2018-08-31 2019-02-01 光梓信息科技（上海）有限公司 一种判决反馈均衡器、判决反馈系统及其判决反馈方法
KR102579595B1 (ko) 2018-09-10 2023-09-18 칸도우 랩스 에스에이 슬라이서의 동작 전류를 제어하기 위한 안정화된 고주파 피킹을 갖는 프로그래밍 가능한 연속 시간 선형 이퀄라이저
US10447507B1 (en) * 2018-10-26 2019-10-15 Nxp B.V. Low supply linear equalizer with programmable peaking gain
US10686643B1 (en) 2019-03-04 2020-06-16 International Business Machines Corporation Discrete time analog front end circuit implemented in a receiver device
WO2020191519A1 (zh) * 2019-03-22 2020-10-01 华为技术有限公司 一种均衡电路、封装装置及数据传输装置
US10608849B1 (en) 2019-04-08 2020-03-31 Kandou Labs, S.A. Variable gain amplifier and sampler offset calibration without clock recovery
US10574487B1 (en) 2019-04-08 2020-02-25 Kandou Labs, S.A. Sampler offset calibration during operation
US10721106B1 (en) 2019-04-08 2020-07-21 Kandou Labs, S.A. Adaptive continuous time linear equalization and channel bandwidth control
US10680634B1 (en) 2019-04-08 2020-06-09 Kandou Labs, S.A. Dynamic integration time adjustment of a clocked data sampler using a static analog calibration circuit
US11469729B2 (en) * 2019-06-11 2022-10-11 Mediatek Singapore Pte. Ltd. Hybrid receiver front-end
US10992277B1 (en) * 2019-12-06 2021-04-27 Qualcomm Incorporated Variable gain amplifier with embedded equalization for uniform tuning
US11271783B2 (en) * 2020-02-26 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Decision feedback equalization embedded in a slicer
US11206160B2 (en) * 2020-05-18 2021-12-21 Nxp B.V. High bandwidth continuous time linear equalization circuit
US11228470B2 (en) 2020-05-18 2022-01-18 Nxp B.V. Continuous time linear equalization circuit
JPWO2022018824A1 (zh) * 2020-07-21 2022-01-27
US11303484B1 (en) 2021-04-02 2022-04-12 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using asynchronous sampling
US11374800B1 (en) 2021-04-14 2022-06-28 Kandou Labs SA Continuous time linear equalization and bandwidth adaptation using peak detector
US11456708B1 (en) 2021-04-30 2022-09-27 Kandou Labs SA Reference generation circuit for maintaining temperature-tracked linearity in amplifier with adjustable high-frequency gain
CN113206810B (zh) * 2021-07-05 2021-09-17 牛芯半导体(深圳)有限公司 一种可调均衡器及调整方法
CN116243755B (zh) * 2023-05-09 2023-07-25 国仪量子(合肥)技术有限公司 数据采集装置和数据采集与监控系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3293576B2 (ja) * 1998-12-09 2002-06-17 日本電気株式会社 ピークホールド回路
CN201663584U (zh) * 2010-04-06 2010-12-01 四川和芯微电子股份有限公司 前置均衡放大电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5377272A (en) 1992-08-28 1994-12-27 Thomson Consumer Electronics, Inc. Switched signal processing circuit
US5748891A (en) 1994-07-22 1998-05-05 Aether Wire & Location Spread spectrum localizers
KR100553252B1 (ko) * 2002-02-01 2006-02-20 아바고테크놀로지스코리아 주식회사 휴대용 단말기의 전력 증폭 장치
US7564899B2 (en) * 2005-02-04 2009-07-21 Vrije Universiteit Brussel Multistage tuning-tolerant equalizer filter
US8031763B2 (en) * 2006-12-28 2011-10-04 Intel Corporation Automatic tuning circuit for a continuous-time equalizer
US7792185B2 (en) * 2007-02-07 2010-09-07 International Business Machines Corporation Methods and apparatus for calibrating output voltage levels associated with current-integrating summing amplifier
CN101271142B (zh) 2007-03-21 2010-05-19 中国科学院电子学研究所 互补金属氧化物半导体单片集成的峰值检测电路
US8085841B2 (en) 2008-04-02 2011-12-27 International Business Machines Corporation Sampled current-integrating decision feedback equalizer and method
US8135100B2 (en) * 2008-08-20 2012-03-13 International Business Machines Corporation Adaptive clock and equalization control systems and methods for data receivers in communications systems
CN102035596A (zh) * 2009-09-25 2011-04-27 中兴通讯股份有限公司 一种光信号的放大和动态调整方法及装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3293576B2 (ja) * 1998-12-09 2002-06-17 日本電気株式会社 ピークホールド回路
CN201663584U (zh) * 2010-04-06 2010-12-01 四川和芯微电子股份有限公司 前置均衡放大电路

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Publication number Publication date
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