CN110768662A - 异步数据恢复 - Google Patents

Abstract

在本文中描述了一种用于将异步数据恢复到固定时钟域中的装置。已知技术的锁相环(PLL)由修改的正交旋转变压器取代，并且来自旋转变压器的输出重新产生输入异步数据的所选频率分量。该重新产生的数据时钟的过零用于对输入数据流进行采样。该技术的一个优点是它在单个时钟上作为状态机操作，并且不需要诸如相位检测器或VCO的模拟部件。在另一实施方式中，来自输入数据流的样本根据高斯脉冲改变，使得能够将采样率从一个时钟域转换到另一时钟域。

Description

异步数据恢复

本申请要求2018年7月22日提交的临时申请第62/701,815号和临时申请第62/701,816号二者的优先权，其全部内容通过引用并入本文。

技术领域

本发明总体涉及输入流中的数据恢复，更具体地，涉及将异步数据恢复到固定时钟域中。

背景技术

存在许多应用，其中期望恢复异步数据流中的数据。如在本文中所使用的，术语“异步”意味着数据流中的常规事件不与装置中的“系统”或主时钟同步，但是假设数据包含平均频率或主频率。

锁相环(“PLL”)是众所周知的电路，用于产生本地数据时钟或“恢复时钟”，其通过锁定到输入数据流中存在的平均频率或主频率上而与输入数据流同步。PLL通常具有相位检测器、滤波器和压控振荡器(“VCO”)，压控振荡器通过锁定输入流的平均频率或主频率来产生“恢复时钟”信号。这使得PLL能够使用例如如图1所示的D型触发器(“DFF”)从输入流收集数据。

然而，装置或系统通常具有系统时钟或主时钟，并且由数据恢复的PLL方法生成的“恢复时钟”通常不具有与主时钟相同的频率。因此，必须对从输入流接收的数据进行进一步处理，以确保系统和来自输入流的恢复数据彼此保持一致。

另外，围绕VCO和相位检测器二者存在许多问题。VCO和某些类型的相位检测器二者遭受抖动，这可能被视为来自输入信号中的恢复数据的劣化。某些类型的相位检测器可能遭受其中PLL与输入信号的错误相位或与错误频率(例如，输入信号的谐波)同步的“伪锁定”情况，而其他类型的相位检测器遭受“死区”(其中，输入的相位足够接近使检测器在适当的电荷脉冲下都被触发或都不被触发)。(虽然滤波器对于使相位检测器的输出平滑也很重要，但是本领域技术人员将能够容易地选择适当的滤波器。)

由于这些问题，本领域技术人员将理解PLL的实现必须考虑各种(通常是复杂的)设计。

由于这些和其他原因，期望具有一种在使用单个时钟并且没有诸如相位检测器或VCO的模拟部件的同时在输入数据流的频率处恢复异步数据的方法。

发明内容

本申请描述了一种用于使用单个时钟并且没有任何模拟部件的情况下进行异步数据恢复的设备。

一个实施方式描述了一种电路，其包括：振荡器，具有正弦输出，该正弦输出被配置成在输入信号的预期频率处提供正弦信号；以及余弦输出，该余弦输出被配置成在输入信号的预期频率处提供余弦信号；第一乘法器，具有耦接至振荡器的正弦输出的第一输入和被配置成接收输入信号的第二输入，以及被配置成提供正弦信号与输入信号的乘积的输出；第二乘法器，具有耦接至振荡器的余弦输出的第一输入和被配置成接收输入信号的第二输入，以及被配置成提供余弦信号和输入信号的乘积的输出；第一低通滤波器，具有耦接至第一乘法器的输入和被配置成提供第一滤波信号的输出；第二低通滤波器，具有耦接至第二乘法器的输入和被配置成提供第二滤波信号的输出；第三乘法器，具有耦接至振荡器的正弦输出的第一输入和耦接至第一低通滤波器的输出的第二输入，以及被配置成提供正弦信号与第一滤波信号的乘积的输出；第四乘法器，具有：耦接至振荡器的余弦输出的第一输入和耦接至第二低通滤波器的输出的第二输入，以及被配置成提供余弦信号和第二滤波信号的乘积的输出；以及加法器，具有耦接至第三乘法器的输出的第一输入和耦接至第四乘法器的输出的第二输入，以及被配置成提供第三乘法器的输出与第四乘法器的输出的和的输出。

附图说明

图1是现有技术中已知的锁相环的图。

图2是现有技术中已知的锁相环的另一个图。

图3是现有技术中已知的锁相环的又一个图。

图4是现有技术中已知的旋转变压器的图。

图5是根据一个实施方式的用于异步数据恢复的电路的图。

图6是诸如图5的用于异步数据恢复的电路的信号的曲线图。

图7是根据另一实施方式的用于异步数据恢复的电路的图。

图8A是诸如图5的用于异步数据恢复的电路的采样时钟信号的曲线图。

图8B是诸如图5的用于异步数据恢复的电路的采样时钟信号的曲线图，其中时钟脉冲是非零宽度的高斯。

图9是与诸如图8的采样时钟相比的异步输入数据流的曲线图。

图10是图9的异步输入数据流和采样时钟的曲线图，其中脉冲是非零宽度的高斯。

图11是示出如何通过将余弦波提升幂来对高斯进行近似的曲线图。

图12是根据又一实施方式的用于异步数据恢复的电路的图。

具体实施方式

在本文中描述的是一种用于将异步数据的数据流恢复到固定时钟域中的设备。已知技术的锁相环(PLL)由修改的正交旋转变压器取代，并且来自旋转变压器的输出重新产生输入异步数据的所选频率分量。该重新产生的数据时钟的过零用于对输入数据流进行采样。该技术的一个优点是它在单个时钟上使用状态机，并且不需要诸如相位检测器或VCO的模拟部件。

图1是现有技术中已知的锁相环(“PLL”)100的图。如上所述，假设输入流是异步比特流(本文中的所有输入被类似地假设为异步比特流)。如图1所示并且如本领域中典型的，PLL 100具有相位检测器、滤波器和压控振荡器(“VCO”)，压控振荡器通过锁定输入流的平均频率或主频率来产生“恢复时钟”(图1中的“恢复时钟”)信号。这使得PLL 100能够使用例如如图1所示的D型触发器(“DFF”)在其平均频率或主频率处从输入流收集或恢复数据。

然而，如上所述，装置或系统通常具有系统时钟或主时钟。图2是现有技术的大系统的子系统200的图；该大系统是旨在利用异步数据的装置。子系统200包括如图1所示的PLL，以及驱动包括子系统200的大系统的系统时钟。系统时钟例如通常是晶体控制的精确时钟。

再次如上所述，子系统200的PLL部分可以在输入流的平均频率或主频率处正确地生成“恢复时钟”(图2中的“恢复时钟”)，但是恢复时钟通常不会具有与子系统200的系统时钟相同的频率。结果，可能需要进一步处理来自输入流的恢复数据，以确保系统和来自输入流的恢复数据保持彼此一致。

例如，包含子系统200的大系统可以是精确音频数模转换器(“DAC”)，并且异步数据流可以是DAC使用的音频数据。DAC系统必须定期接收数据，并且定期从异步数据流接收数据，DAC系统可以将数据缓存到先进先出(“FIFO”)存储器中，并且如果存储器填充太快，则停止数据流以防止溢出。类似地，如果FIFO存储器不够满，则系统可以向数据源发信号以加速数据的传递。

因此，有两个问题需要解决：第一个是找到可以对数据进行采样的时钟(即，如图1和图2的现有技术PLL所做的那样)，第二个是以某种方式使系统使用的平均数据速率等于由异步输入流提供的平均数据速率。

图3是现有技术中已知的对这种时钟问题的解决方案的图。在图3的现有技术子系统300中，由PLL生成的恢复时钟被用作系统时钟，因此现在在图3中被称为“公共时钟”。

现在在子系统300中只存在一个时钟，因此系统使用数据的平均速率可以被保持在输入流的正确平均速率，即系统可以以与提供数据的速率相同的速率来消费数据。这不需要任何FIFO处理，也不需要将任何信令回送到数据源来调整数据速率。

然而，再次如上所述，在相位检测器和/或PLL内的VCO中可能存在抖动可能是麻烦的，这可能被视为来自输入信号的恢复数据的劣化，并且可能出现以上关于PLL描述的其他问题。由于这些原因，许多现有技术的系统设计者在设计PLL以及PLL中的滤波器方面花费了大量精力来使抖动和这类其他问题最小化。

例如，在本领域中认识到，任何PLL设计的抖动性能，无论如何精心构造，都无法超过固定频率源的抖动性能。因此，在具有最高精度的音频系统中，具有极低相位噪声的固定时钟被用作主时钟。通过使用能够停止或加速数据传递的信令系统(例如，USB音频)来解决同步平均数据速率的问题，或者替选地，如果数据消费装置不能影响数据传递速率，则通过异步采样率转换器(“ASRC”)来解决。ASRC是已知的数字机制，其试图将实时传递到系统的异步数据的表示尽可能准确地呈现到系统时钟域中。

可以以其主频率恢复异步输入流中的数据但仍然基于系统时钟的数字解决方案避免了这些问题。

图4是现有技术中已知的正交旋转变压器电路400的图；虽然正交旋转变压器400有时也称为“相位检测器”、“正交检测器”、“锁定放大器”或其他类似术语，但是据信，正交旋转变压器400尚未被用作PLL中的相位检测器。如此处所示，正交旋转变压器400包含由系统时钟驱动的正交正弦频率振荡器OSC、一对乘法器和一对低通滤波器。

振荡器OSC以分别定义正弦和余弦曲线的离散脉冲的形式提供正弦信号和余弦信号；如将要说明的，振荡器OSC的频率被选择为输入数据流的预期主频率。将正弦和余弦信号(即脉冲)乘以输入信号，并且来自乘法器的乘积由低通滤波器滤波。还将说明，低通滤波器允许的频率被选择为低于振荡器OSC的频率。

所得到的信号SQ是输入信号的正弦分量，并且信号CQ是输入信号的余弦分量(即，在相位上与正弦偏移90度)。信号SQ和CQ的频率处于振荡器OSC的频率加上或减去低通滤波器的范围的频率。可以进一步处理这些信号以重构如本文中所述的输入数据流的期望部分。

根据一个实施方式，正交旋转变压器400可以以图5所示的配置实现。图5的电路500在某种程度上类似于图4的正交旋转变压器400，但是增加了另外一对乘法器506和508。电路500也类似于现有技术中已知的Weaver架构，但是其中至少一个显著差异在于：电路500使用来自振荡器OSC的相同正弦和余弦频率，而Weaver架构具有生成正弦和余弦信号的第二振荡器。

在电路500中，再次经如图4所示的输入信号的正弦和余弦部分SQ和CQ乘以来自振荡器OSC的正弦和余弦信号。然后经这些乘法的结果相加以获得输出信号；如果振荡器OSC的频率和低通滤波器的范围是正确的，则输出将包含输入数据流的平均频率或主频率的输入数据，而没有其他外来频率。

作为示例，假设输入数据流预期具有10千赫(KHz)的主频率，但是实际上具有9KHz的主频率。振荡器OSC生成预期的10KHz频率。如本领域所知，当乘法器502和504将来自振荡器OSC的10Khz信号乘以9KHz输入信号时，每个乘法器得到两个信号，一个信号是这两个频率的总和即19KHz，并且一个信号是这两个频率之间的差即1KHz。

如在Weaver架构中，在本方法中仅使用1KHz信号，因此低通滤波器502和504被设置成使低于由振荡器OSC生成的某些频率的频率通过。例如，低通滤波器502和504可以被设置成仅使低于5KHz的频率的信号通过。因此，19KHz信号将不会通过低通滤波器502和504，并且仅来自乘法器502和504的1KHz信号被呈现给乘法器506和508。

乘法器506和508将1KHz信号乘以来自振荡器OSC的10KHz信号。这再次导致来自每个乘法器506和508的两个频率的信号，一个信号是两个频率之和即11KHz，一个信号是两个频率之间的差即9KHz。

然后，来自乘法器506和508的信号由加法器相加。对于本领域技术人员明显的是，通过电路500将具有主频率的正弦波的输入数据流相乘并且将乘法器506和508的输出相加将导致频率相同并且幅度加倍的正弦波作为输入数据流的主频率正弦波，而其他频率现在被去除。由振荡器OSC生成的余弦信号将抵消。

可以看出，低通滤波器的效果是允许输入数据流的实际主频率的一些变型。在上面的示例中，这允许电路500在预期频率为10KHz时再现9KHz的输入频率。本领域技术人员将能够容易地为特定应用所需的低通滤波器选择合适的值。

乘法器502和504以及两个低通滤波器可以被认为是电路的“分析”部分，其中，寻求围绕振荡器OSC的频率加上或减去低通滤波器带宽的信号。附加乘法器506和508的输出可以被认为是电路的“合成”部分，在该“合成”部分中，将输入信号的分量相加以重新产生输入信号的一部分，该部分是输入信号中的在振荡器OSC的频率的低通滤波器带宽内的一部分。

电路500的结果是与输入数据流的主频率处于相同频率的输出，而其他频率被去除。实际上，电路500被用作高Q或窄带滤波器。

如上所述，由振荡器OSC生成的正弦和余弦信号的频率被设置成输入数据流的预期主频率。许多编码格式使用预选频率；某些格式在数据流中嵌入关于该频率的信息，并且具有初始“注入(run-in)”数据序列，使得PLL可以锁定频率。

如果预期输入数据流的编码格式是已知的，则数据的频率将是已知的，并且振荡器OSC可以被设置成提供适当的频率。此外并且如在图5的电路500中，不需要“注入”序列。

作为另一示例，考虑意图使用索尼/飞利浦数字接口(Sony/Philips DigitalInterface)(“SPDIF”)格式接收信号的电路的设计。SPDIF是一种用于消费者音频设备(例如家庭音频影院和其他数字高保真系统中的部件)中以在合理短距离内输出音频的数字音频互连。

SPDIF信号是异步串行数据流，其主频率是音频采样率的128倍。在一般情况下，CD音频数据为每秒44,100个样本，这导致频率为5.645兆赫(MHz)。已知技术的PLL(例如上面图1中的PLL 100)将被设计成锁定到5.645MHz频率，并且PLL 100中的VCO的输出将用于为数据提供时钟。(SPDIF格式的另一个常见情况是数字音频磁带(“DAT”)，每秒48,000、44,100或32,000个样本，分别产生6.144MHz、5.645MHz或4.096MHz的频率。由行业规范定义的大多数或所有格式将定义频率和/或采样率。)

使用将本文中描述的技术与诸如电路500的电路一起使用功能，具有以例如40MHz工作的系统时钟的系统将使振荡器OSC生成5.645MHz的正弦正弦和余弦信号；例如，这可以使用数字系统中的正弦波生成的已知坐标旋转数字计算机(“CORDIC”)方法(也称为Volder算法)来完成。

40MHz系统时钟中的正弦波和余弦波不是锁相到SPDIF数据，而是锁相到电路500的可以被设置成1KHz的带宽的低通滤波器，因此允许在40MHz域中重新合成5.645MHz加或减1KHz的主导信号。本领域技术人员将理解，这不是5.645MHz SPDIF主频率的连续时间信号，而是40MHz时钟域中的该信号的数字呈现。

由于5.645MHz正弦波的正弦波过零在平均上是正确的但是处于40MHz系统时钟的边缘上并且因此被量化为25ns的间隔的这一事实，将会存在一些抖动。然而，低通滤波器将其平滑掉，并且加法器输出非抖动的正弦波。尽管SPDIF信号很复杂并且其中具有许多频率分量，但是本技术和电路找到了主导5.645MHz信号，同时允许该信号直接在40MHz域中可以具有的任何频率和相位误差。不需要锁定任何本地振荡器(数字或模拟)。

如上所述，低通滤波器允许对要重新创建的输入数据流的频率的一些容差。SPDIF格式的规范非常严格，因此预期如上所述的5KHz带宽低通滤波器足以允许输入数据流的标称5.645MHz频率的任何变化。其他应用(例如CD播放器)的频率规格较不严格，因此使更宽带宽通过的低通滤波器可能是合适的。本领域技术人员将能够针对特定应用选择合适的低通滤波器。

图6是SPDIF数据被恢复的诸如图5的电路500的电路中的信号中的一些信号的曲线图，其中，系统时钟以如上所述的40MHz运行。

图6中标记为A的曲线图是SPDIF数据的输入流；如此处所示，它是以5.645MHz的频率或约每177ns从0改变到1或从1改变到0的方波。

40MHz系统时钟每25纳秒(ns)产生脉冲，如图6中的曲线图B所示。例如使用如上所述的CORDIC方法选择每个脉冲的幅度，以产生SPDIF频率的正弦波的包络，即异步时钟。在图6的曲线图B中可以看出，脉冲每25ns发生，即以40MHz时钟的速率发生，而正弦波的包络与SPDIF数据处于相同的频率，即处于5.645MHz的频率。

因此，图6的曲线图A中的输入流中的SPDIF数据被锁相到图6的曲线图B中的异步时钟。每当正弦波过零时，都会获取SPDIF输入流的样本。因此，图6的曲线图C示出了何时将“恢复时钟”信号发送到诸如DFF的装置，使得该装置获取SPDIF输入流的样本(即，当曲线图C中的脉冲处于值1时)。将看出，这些点对应于曲线图B中的正弦波的零值；然而，由于传播通过电路500的元件穿过零值的延迟，在正弦波达到零之后，实际上在40MHz系统时钟的一个周期内获取样本。

图7是并入图5的电路500的电路700的图。加法器的输出被传递给过零检测器；当过零检测器确定正弦波异步时钟信号已经过零时，产生时钟信号，该时钟信号使得DFF获取输入流的样本，并且来自样本的数据被发送到系统。

整个电路700在系统时钟域中作为状态机操作；如上所述，系统时钟可以是低相位噪声、固定频率时钟。不需要PLL或模拟部件，并且不需要根据系统时钟单独合成频率。因此，电路700不会遇到如上所述的基于PLL的系统中可能出现的问题。电路700可以以任何异步双相编码信号流诸如具有SPDIF格式的信号流来操作，可以以任何异步积分增量(sigma-delta)单比特流操作，以及可以以其他格式例如直接流数字(“DSD”)操作或者可以以任何高速串行数据操作。

本文中描述的设备和技术具有另外的益处和用途。函数f(x)的维尔斯特拉斯变换是f(x)的“平滑”版本，其通过对函数f的用以x为中心的高斯加权的值求平均而获得。如果能够找到产生处于输入时钟的速率的合适的高斯脉冲的手段，则可以使用类似的过程将一个时钟域(输入时钟域)中的信号呈现为另一时钟域(输出时钟域)中的另一信号。

本文中描述的电路可以用于在输出时钟域中产生处于输入时钟域速率的速率的这样的高斯脉冲。一旦这已完成，输出时钟域中的合成高斯脉冲与输入样本幅度的简单相乘足以将输入信号准确地呈现到输出时钟域中。

还可以将输出时钟域中的高斯脉冲并行化为多个通道，使得输入时钟的速率可以超过输出时钟的速率；这允许将来自高速率输入时钟域的信号有效地滤波并下采样到较低速率输出时钟域中。

如上所述，图7的电路700的加法器的输出是脉冲序列，所述脉冲序列限定处于输入信号的速率的正弦波的包络，如在图6的曲线图B中看到的。

图8A示出了诸如图7的电路700的电路中的加法器的输出的示例，其中，“恢复时钟”脉冲每64个系统时钟的脉冲发生一次。恢复时钟脉冲限定处于系统时钟的1/64频率的正弦波。每个脉冲可以被认为是狄拉克δ函数、作为标准偏差为零的高斯的无限细脉冲以及幅度的乘积。当输入数据流与恢复时钟或其某个整数部分(即每128个系统时钟的脉冲，192等)处于相同的速率时，全部丢失样本可以用零填充并且输出数据在数学上是正确的。

现在假设恢复时钟的脉冲的标准偏差不为零，即脉冲具有有限的宽度但仍然是高斯的。图8B示出了这样的恢复时钟信号看起来如何的示例。当该时钟用于以恢复时钟的速率(或其整数部分)对数据进行采样时，没有效果；相同的数据结果，处于相同的信噪比等。

图9示出了与恢复时钟(虚线)不是处于相同的速率的输入数据流(实线)，并且因此是异步的。如果系统不能将输入数据流锁定到时钟频率，则由于异步到达的数据样本被“捕捉”到最近的可用时钟脉冲，伪像将出现在系统时钟域中的数据表示中。因为数据是异步到达的，所以数据的时序在数学上在系统时钟脉冲之间。系统只能表示时钟边沿上的数据，所以将理想输入数据样本移动到系统时钟中最近可用时钟边沿的过程表示时间误差，该时间误差根据输入异步信号的改变速率而转化为幅度误差。因此，当输入数据与系统时钟不同步时，呈现到系统时钟域中的数据中存在噪声和伪像。

图10是通过异步连接到达的数据的图示。不是将到达数据表示为单个脉冲，即系统时钟域中的狄拉克δ函数，其在系统时钟边沿上可能是或可能不是理想的，数据已经被“模糊”成高斯形状。这些高斯信号的峰表示异步信号的数学上理想的到达时间。图10中的信号A示出了每64个系统时钟的脉冲到达的数据，并且因此数据与系统时钟同步，导致图10的信号A的每个高斯脉冲的峰处于系统时钟边沿上。图10中的信号B示出了每58.182个系统时钟的脉冲到达的数据，并且因此每个高斯脉冲的峰值与任何系统时钟边沿不同步。然而，在多个系统时钟边沿上延伸的高斯脉冲能够表示不处于系统时钟边沿上的峰。(与信号是在数学上是零宽度的高斯的狄拉克δ函数的序列的已知技术相比)现在由有限宽度高斯脉冲序列组成的系统时钟域中的信号由于其异步性质而不显示任何噪声或伪像。

为实现此目的，因此期望将脉冲转换为高斯。标准偏差不为零的高斯具有与正弦波或余弦波不同的形状。然而，如本领域所公知的，当幂N趋于无穷大时，提高到幂的正弦或余弦——即sin(x)^N或cos(x)^N——在极限情况下近似于高斯。这样的示例如图11中所示；图中最内侧的实线曲线表示高斯，而各种虚线表示提高到各种指示幂的正弦或余弦。实际上，例如，加法器的提高到幂8的正弦波输出将产生具有超过180分贝(dB)准确度的足够准确的高斯脉冲。本领域技术人员将理解，可以通过将正弦波输出提高到更高的幂来进一步锐化高斯脉冲来实现更高水平的准确度。

图12示出了电路1200，其中，已经通过添加乘法器A、B和C而修改了诸如图7的电路700的电路，乘法器A、B和C将加法器的正弦波输出提高到幂8，从而以输入数据时钟速率在乘法器C的输出处产生高斯脉冲序列。然而，现在去往电路1200中与电路700类似的部分的输入不是输入数据流，而是输入时钟信号，即其中每个比特指示新数据在单独的输入数据总线上可用的比特流。因此，输入时钟信号的频率是新数据出现的频率，并且其总体上与用于获得输入数据的采样率相同。注意，输入时钟频率被分频器除以2，因为乘法器A使输入数据信号的主频率加倍。

然后，在乘法器D中将与输入时钟同步的输入数据乘以高斯脉冲流，并且在系统时钟域中产生由输入数据表示的信号。

再次考虑SPDIF信号的情况。通常使用SPDIF格式传输的一种类型的数据是每秒44,100个样本采样的CD音频数据。在上面的示例中，这得到频率为5.645兆赫兹(MHz)的数据流。使用图7的电路700将得到解码的数据流，但是由于5.645MHz正弦波的正弦波过零平均来看是正确的但是处于40MHz系统时钟的边沿上并且因此被量化为25ns的间隔这一事实，将会存在一些抖动。因此，将在40MHz系统时钟的时钟边沿上看到每秒44,100个样本数据。

然而，SPDIF格式使用具有64比特的分组。因此，除了寻找数据比特的主频率，还可以使用分组的频率，并且因此使用输入时钟信号的频率来选择图12的电路1200的振荡器频率。如果振荡器OSC产生44.1KHz的频率，即分组的速率，则乘法器A将使该频率加倍并且将存在过多的高斯，即多达分组的数量的两倍的高斯。因此，振荡器OSC被设置为产生22.05KHz，使得来自加法器的输出也处于22.05KHz，但是来自乘法器A的输出正如所需处于44.1KHz。如上面的图5所示，来自振荡器OSC的时钟有些抖动，但低通滤波器再次使其平滑，并且加法器输出22.05KHz的无抖动正弦波。

乘法器A使加法器的输出的频率加倍，从22.05KHz回到44.1KHz，并且乘法器B和C对正弦波峰值进行“锐化”以成为高斯，如上面的图11所示。然后，乘法器D将高斯脉冲流乘以输入数据，得到看似上面的图8B的信号。

注意，高斯在脉冲之间消耗多个时钟周期处于零处；事实上，由于输入时钟的相对相位以及其频率被除以2，高斯被构造成使得它们的峰值处于系统时钟脉冲之间的数学上正确的时间，并且因此当数据到达乘法器D时它们为零。因此，当高斯为零值时，输入数据发生改变；如果不是这种情况，则数据改变的位置将会影响输出。这“掩饰”了数据改变的边沿，使得系统无法确定边沿位于何处，并且由于异步信号而不存在伪像；如图8B所示，倍增高斯的序列因此在数学上是44.1KHz的音频数据，但是是在40MHz系统时钟域中。

本领域技术人员将理解的是，可以以不同格式和不同采样率来使用所描述的技术。本领域技术人员还将理解的是，如上所述，通过在乘法器C与乘法器D之间添加另外的乘法器，可以通过进一步锐化高斯来实现更高的准确度。

在电路1200中，假设系统时钟的速率显著高于输入时钟，使得高斯脉冲分布在多个系统时钟事件上。然而，可以通过以“轮询(round robin)”的方式将输入数据流馈送到电路1200的若干n个实例中，然后将得到的n个输出流相加来消除该约束，从而允许系统时钟以比输入时钟的速率小的速率为电路1200的每个实例计时。电路1200的这样的并行化还具有向下转换输入信号并对输入信号进行滤波的优点。(本领域技术人员将理解的是，并非所有部件都需要重复，而是可以由电路1200的多于一个实例使用一些部件(例如，振荡器OSC)的单个实例)。

例如，因特网上使用的一些信号的频率为每秒1千兆比特，使得电路1200可能必须以多达每秒40千兆比特的速度运行。并行化可以显著地减少该问题。

通过使用这些技术，可以构造一种装置，其能够在没有模拟部件的情况下恢复异步数据，并且同时在单个系统时钟频率下操作。

以上已经参照若干实施方式说明了所公开的系统。鉴于本公开内容，其他实施方式对于本领域技术人员而言将变得明显。所描述的方法和设备的某些方面可以使用除了上述实施方式中描述的配置之外的配置或者结合与上述元件不同或除了上述元件之外的元件来容易地实现。

例如，如本领域技术人员所充分理解的，各种选择对于本领域技术人员而言是明显的。在部件被示为彼此直接连接的情况下，这些部件在一些情况下可以通过一些其他部件彼此耦接。此外，对部件和相关联的反馈回路、振荡器、乘法器、加法器、滤波器等以及其他特定部件的说明是示例性的；本领域技术人员将能够选择适合于特定应用的适当数量和类型的部件和相关元件。

本公开内容旨在涵盖实施方式的这些和其他变型，本公开内容仅由所附权利要求书限制。

Claims (14)

1.一种电路，包括：

振荡器，具有正弦输出以及余弦输出，所述正弦输出被配置成以输入信号的预期频率提供正弦信号；所述余弦输出被配置成以所述输入信号的所述预期频率提供余弦信号；

第一乘法器，具有：耦接至所述振荡器的所述正弦输出的第一输入和被配置成接收所述输入信号的第二输入，以及被配置成提供所述正弦信号与所述输入信号的乘积的输出；

第二乘法器，具有：耦接至所述振荡器的所述余弦输出的第一输入和被配置成接收所述输入信号的第二输入，以及被配置成提供所述余弦信号与所述输入信号的乘积的输出；

第一低通滤波器，具有：耦接至所述第一乘法器的输入和被配置成提供第一滤波信号的输出；

第二低通滤波器，具有：耦接至所述第二乘法器的输入和被配置成提供第二滤波信号的输出；

第三乘法器，具有：耦接至所述振荡器的所述正弦输出的第一输入和耦接至所述第一低通滤波器的所述输出的第二输入，以及被配置成提供所述正弦信号与所述第一滤波信号的乘积的输出；

第四乘法器，具有：耦接至所述振荡器的所述余弦输出的第一输入和耦接至所述第二低通滤波器的所述输出的第二输入，以及被配置成提供所述余弦信号与所述第二滤波信号的乘积的输出；以及

加法器，具有：耦接至所述第三乘法器的所述输出的第一输入和耦接至所述第四乘法器的所述输出的第二输入，以及被配置成提供所述第三乘法器的所述输出与所述第四乘法器的所述输出之和的输出。

2.根据权利要求1所述的电路，还包括：

过零检测器，所述过零检测器具有：耦接至所述加法器的所述输出的输入和被配置成提供指示所述加法器的所述输出穿过零值的过零信号的输出。

3.根据权利要求2所述的电路，还包括：

采样装置，所述采样装置具有：被配置成接收所述输入信号的数据输入和耦接至所述过零检测器的所述输出的时钟输入，以及被配置成当接收到过零信号时提供所述输入信号的样本的输出。

4.根据权利要求3所述的电路，其中，所述采样装置是D型触发器。

5.根据权利要求1所述的电路，其中，所述输入信号具有由工业规范定义的格式，并且所述输入信号的所述预期频率是由所述工业规范定义的频率。

6.根据权利要求5所述的电路，其中，所述格式是索尼/飞利浦数字接口SPDIF格式。

7.根据权利要求6所述的电路，其中，由所述SPDIF格式定义的频率是5.645兆赫兹。

8.根据权利要求6所述的电路，其中，由所述SPDIF格式定义的频率是6.144兆赫兹。

9.根据权利要求6所述的电路，其中，由所述SPDIF格式定义的频率是4.096兆赫兹。

10.根据权利要求5所述的电路，其中，所述格式是直接流数字DSD格式。

11.根据权利要求10所述的电路，其中，由所述DSD格式定义的频率是2.8224兆赫兹。

12.根据权利要求1所述的电路，其中，所述输入数据流包括异步双相编码信号。

13.根据权利要求1所述的电路，其中，所述输入数据流是异步积分增量(sigma-delta)单比特流。

14.根据权利要求1所述的电路，其中，所述输入数据流是高速串行数据流。

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