CN1630198A - 高频二元相位探测器 - Google Patents
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Abstract
一种相位探测器，包括具有以第一时钟频率与第一时钟信号相连的数据输入以及以第二时钟频率与第二时钟信号相连的时钟输入的第一触发器。第一时钟信号频率是第二时钟信号频率的倍数。相位探测器还包括具有与第一触发器的输出相连的数据输入以及与第二时钟信号相连的时钟输入的第二触发器。
Description
技术领域
本发明涉及一种高频二元相位探测器。
背景技术
许多高速串行通信系统在传播介质上仅传输数据。换言之，这些系统不传输时钟信号，该时钟信号可用于接收器将数据从通过传播介质接收到的信号中的数据流中恢复出来。因此，高速串行通信系统的接收器一般包括时钟和数据恢复电路，其使用与输入数据流同步的时钟信号，然后该信号用于将数据从数据流中恢复出来。一般通过以与数据流相匹配的频率产生时钟信号将数据恢复。然后时钟用于将独立数据位从输入数据流中取样或恢复出来。
一些传统接收器使用时钟、数据恢复电路和重定时器从而以上述的方式将数据从接收信号中恢复出来。一般而言，通过一个或多个缓冲级将接收信号放大，而时钟和数据恢复电路产生提取时钟信号，相对于接收放大信号中的数据流的相位和/或频率而言，该信号具有固定的相位和/或频率。使用该恢复时钟，重定时器从接收信号中提取数据。
一般而言，设计系统从而重定时器从数据流中每个数据符号的大约中部抽取数据。举例来说，重定时器包括在边缘(例如下降沿)锁存接收信号的边沿触发触发器。在此情况下，将时钟和数据恢复电路设计为将抽取时钟的边沿(本例中为上升沿)与接收数据流的跳变沿对齐。
典型的时钟和数据恢复电路使用锁相环(PLL)或者延迟锁定环(DLL)来将抽取数据流的跳变沿与输入数据流的跳变沿对齐。图1是DLL 100的一个实施例的简化框图。
举例来说，DLL 100包括在第一输入接收时钟信号110以及在第二输入上接收延迟锁定环的反馈输出信号150(a)的相位探测器120。一般地，相位探测器120产生至少一个相位纠错信号120(a)，其指示表示反馈输出信号150(a)和时钟信号110之间的相位关系。
例如，相位探测器120将时钟110的跳变与反馈输出信号150(a)的上升沿或下降沿相比较。举例来说，然后相位探测器120产生相位纠错信号120(a)，其指示反馈输出信号是超前还是滞后于时钟信号。
相位纠错信号120(a)驱动充电泵130产生电流信号，该电流信号的幅度对应于相位纠错信号而变化。然后环路滤波器140将充电泵130输出的电流信号转换为电压信号。该电压信号驱动延迟电路150(例如，可变延迟线)，该延迟电路150根据外加电压的大小通过时间量配置延迟电路以延迟信号。通过这种方法，延迟电路150延迟输入信号以产生输出信号150(a)，其中将输出信号150(a)的跳变沿与时钟信号110的跳变沿对齐。
附图2示出包括相位探测器220、数字滤波器230和相位旋转器260的延迟锁定环200的实施例。举例来说，相位探测器220在第一输入上接收输入信号(如数据信号)210并在第二输入上接收延迟锁定环的反馈输出信号260(a)。一般地，相位探测器220根据反馈输出信号260(a)和输入数据信号210间的相位关系产生至少一个相位纠错信号220(a)。
相位纠错信号220(a)驱动数字滤波器230，所述数字滤波器230产生至少一个数字控制信号以控制相位旋转器260的相位旋转。这样，基于数字控制信号，相位旋转器260改变信号(例如，时钟信号)250的相位以产生输出信号260(a)，其中输出信号260(a)的跳变沿与输入数据信号210的跳变沿对齐。
在一些应用中，相位探测器的输入信号具有相同的频率。对这些应用而言，上述相位探测器包括相位和频率探测器(PFD)。如图3所示，PFD 300的一个实施例包括两个分别由具有相同频率的第一和第二输入信号320和330驱动的触发器310(a-b)。在本实施例中，与门340接收每个触发器310(a)和310(b)的输出并为这些触发器产生公共复位信号370。
当输入信号320超前于输入信号330时，上升输出信号350为高电平并且下降输出信号360为低电平。例如，这些相位纠错信号(如以上示例所述，当将其处理并使之流入延迟部件)使输入信号320的延迟减少。结果，反馈给PFD输入的延迟信号的跳变沿更精密地与其它输入信号的跳变沿对齐。
当输入信号320滞后于输入信号330时，上升输出信号350将是低电平并且下降输出信号360将是高电平。在此情况下，增加反馈信号(例如，输入320)的延迟以对齐输入信号320和330的边沿。
对于输入信号的频率相对于相位探测器不相等的应用，可由诸如线性相位探测器或二元相位探测器提供相位探测。在工作中，线性相位探测器的输出与其输入信号的相位差成比例。
在另外一方面，二元相位探测器的输出是两个值中的一个(例如，高或低)，以表示一个信号是超前还是滞后于另外一个信号。然而，二元相位探测器不提供信号间相位差大小的指示。
图4是一个具有三个触发器410(a-c)的二元相位探测器400的一个实施例的简化框图，第一输入信号420和第二输入信号430(a，b或c)驱动三个触发器的每一个。通常相位探测的第一输入信号频率低于第二输入信号的频率。如图4所示的实施例中，除了在连续信号间存在90度的相位偏移以外，触发器410(a-c)的第二输入信号430(a，b或c)分别是相同的时钟信号。与门440和450比较触发器410(a-c)的输出以分别产生上升信号(先)460和下降信号(迟)470，以指示第一输入信号420是超前还是滞后于第二输入信号430。然后如上所述，相位纠错信号460和470用于调整诸如输入信号的相位。
二元相位探测器400的触发器410(a-c)以输入时钟信号430的频率的速度工作，因此，它是本实施例中相位探测器和延迟锁定环的最高频率部件。类似地，在传统的延迟锁定环部件中(诸如图1和2示出的)，相位探测器一般以最高频率工作。
与以较低速度工作的探测器相比较，能够以较高速度工作的相位探测器的输入电容一般为输入信号提供更高的负载。附加负载会对设备的性能和能量消耗产生不利影响。
为了实现高速工作，以等于或者大于10GHz工作的CMOS逻辑中实现的高速CML触发器包括电感负载，以去除加载在触发器输入的寄生电容并增加设备带宽。然而，一般的螺旋电感是占用大量芯片面积的相对大型的设备。这样，这些电感的使用会增加相位探测器的相对成本和大小。另外，相对于以低速工作的设备，高速触发器会消耗更多的能量。
综上所述，以高速工作的相位探测器的设计比较困难，并消耗相对大量的能量，而且相对于以低速工作的相位探测器，其占用相当大的芯片面积。
发明内容
本发明涉及二元相位探测器，其产生至少一个指示不同频率的信号间相对相位的相位纠错信号。然后该相位纠错信号用于相位调整信号。
在本发明的一方面中，二元相位探测器包括第一触发器，其包括以第一频率与第一时钟信号相连的数据输入以及以第二频率与第二时钟信号相连的时钟输入。相位探测器还包括第二触发器，其具有与第一触发器的输出相连的数据输入以及与第二时钟信号相连的时钟输入。在此，第二时钟信号的频率小于第一时钟信号的频率。
在本方面的另一方面，用于延迟锁定环应用的相位探测器包括高速触发器和用于产生至少一个相位纠错信号的低速触发器，该相位纠错信号用于延迟低速信号以将低速信号的跳变沿与高速信号的跳变沿对齐。该高速信号驱动高速触发器的数据输入，低速信号驱动两个触发器的时钟。
在本发明的一个方面，相位探测器包括高速触发器，其包括一个高速锁存器和一个低速锁存器。
在本发明的一个方面，提供了一种能够以相对高速度工作并将相对小的负载提供给高速输入信号的相位探测器。此外，与传统的高速相位探测器相比较，这里揭示的相位探测器消耗更少的能量。
根据本发明的一个方面，相位探测器包括：
第一触发器，其包括：
与具有第一频率的第一信号相连的数据输入，以及
与具有第二频率的第二信号相连的时钟输入，其中第一频率是第二频率的倍数；以及
第二触发器包括：
与第一触发器的输出相连的数据输入，以及
与第二信号相连的时钟输入。
优选地，第一触发器包括高速触发器。
优选地，高速触发器包括至少一个电感负载。
优选地，第二触发器包括低速触发器。
优选地，第一触发器包括一个高速锁存器和一个低速锁存器。
优选地，高速锁存器包括至少一个电感负载。
优选地，
第一触发器的数据输入包括第一差分输入；
第二触发器的数据输入包括第二差分输入；以及
第一和第二触发器的时钟输入包括差分时钟输入。
根据本发明的一个方面，相位探测器包括：
具有以第一时钟频率与第一时钟信号相连的数据输入以及以第二时钟频率与第二时钟信号相连的时钟输入的高速触发器。其中第一时钟频率是第二时钟频率的倍数，并且高速触发器包括一个高速锁存器和一个低速锁存器。
优选地，高速触发器包括至少一个电感负载。
本发明的一个方面提供了一种探测多个信号相对相位的方法，所述方法包括：
将具有第一频率的第一信号提供给第一触发器的数据输入；
使用具有第二频率的第二信号记录第一触发器的时间，其中第一频率是第二频率的倍数；
将第一触发器的输出提供给第二触发器；
使用第二信号记录第二触发器的时间；以及
产生第二触发器的至少一个输出信号，以表示第一信号和第二信号之间的相位差。
优选地，所述至少一个输出信号表示第二信号是否超前于第一信号，或者第二信号是否滞后于第一信号。
优选地，所述方法包括根据至少一个输出信号延迟第二信号。
优选地：
第一信号包括第一差分信号；
第二信号包括第二差分信号；以及
输出信号包括差分输出信号。
优选地，所述方法包括为第一触发器驱动电感负载。
根据本发明的一个方面，一种延迟锁定环包括：
相位探测器，其包括：
第一触发器，其包括与具有第一频率的第一信号相连的数据输入、与具有第二频率的第二信号相连的时钟输入以及至少一个输出，其中第一频率是第二频率的倍数；以及
第二触发器，其包括与第一触发器的至少一个输出相连的数据输入、与第二信号相连的时钟输入以及用于产生至少一个相位纠错信号的至少一个输出；
连接以接收至少一个相位纠错信号的数字滤波器，其产生至少一个滤波信号；以及
连接以接收至少一个滤波信号以及第二信号的相位旋转器，其根据至少一个滤波信号延迟第二信号。
优选地，第一触发器包括高速锁存器和低速锁存器。
优选地，高速锁存器包括至少一个电感负载。
优选地：
第一触发器的数据输入包括第一差分输入；
第二触发器的数据输入包括第二差分输入；
第一和第二触发器的时钟输入包括差分时钟输入。
根据本发明的一个方面，锁相环包括：
相位探测器，其包括：
第一触发器，其包括与具有第一频率的第一信号相连的数据输入、与具有第二频率的第二信号相连的时钟输入以及至少一个输出，其中第一频率是第二频率的倍数；以及
第二触发器，其包括与第一触发器的至少一个输出相连的数据输入、与第二信号相连的时钟输入以及用于产生至少一个相位纠错信号的至少一个输出。
连接以接收至少一个相位纠错信号的充电泵，其产生至少一个电流信号；
连接以接收至少一个电流信号的环路滤波器，其产生至少一个滤波信号；
连接以接收至少一个滤波信号和第二信号的延迟电路，其根据至少一个滤波信号延迟第二信号。
优选地，延迟电路包括至少一根延迟线。
优选地，第一触发器包括高速锁存器和低速锁存器。
优选地，高速锁存器包括至少一个电感负载。
优选地：
第一触发器的数据输入包括第一差分输入；
第二触发器的数据输入包括第二差分输入；以及
第一和第二触发器的时钟输入包括差分时钟输入。
附图说明
结合以下具体描述、权利要求书和附图，将更全面地理解本发明的这些和其他特征、方面和优点，其中：
图1是具有延迟线的延迟锁定环的一个实施例的简化框图；
图2是具有相位旋转器的延迟锁定环的一个实施例的简化框图；
图3是相位和频率探测器的一个实施例的简化框图；
图4是二元相位探测器的一个实施例的简化框图；
图5是根据本发明一个实施例的高速相位探测器的简化框图；
图6是时间图，根据本发明的一个实施例示出当低速时钟信号滞后于高速时钟信号时，图5相位探测器工作原理的示例；
图7是时间图，示出当低速时钟信号超前于高速时钟信号时，图5相位探测器工作原理的示例；
图8是根据本发明的一个实施例用于图5的相位探测器中的高速触发器的一个实施例的简化电路图；
图9是时间图，根据本发明的一个实施例示出图8的触发器的工作原理的示例；
图10是根据本发明的一个示例实施例的接收器的一部分的简化框图，所述接收器包括决策反馈均衡器、时钟和数据恢复电路以及延迟锁定环；
图11是根据本发明的一个实施例的包含相位探测器的锁相环的简化框图。
根据一般习惯，附图中的各种部件并不是按照比例尺绘制。相反，为了清晰起见可将不同部件的尺寸随意扩大或缩小。此外，在说明书和附图中相同的数字标号的表示相同的部件。
具体实施方式
以下结合详细的图示实施例描述本发明。很明显可以以多种形式描述本发明，其中的一些形式和所揭示的实施例中的形式非常不同。因此，这里揭示地具体结构和功能上的细节仅仅是表示性的，并且并不限定本发明的保护范围。
本发明的一些实施例为诸如图2所示延迟锁定环的延迟锁定环提供了一种高速相位探测器。在本实施例中相位探测器会对齐两个具有不同频率的输入时钟的跳变沿。在实际中，这里所教授的东西可用于在多种部件(包括诸如延迟锁定环和锁相环)中调整周期信号(诸如时钟信号)。
参照图5，在一些实施例中相位探测器500包括高速触发器510和低速触发器530。高速触发器510以高速时钟信号520的频率工作，所述高速时钟信号520驱动高速触发器510的数据输入。在本实施例中，高速触发器510的输出信号510(a)驱动低速触发器530的数据输入。低速触发器530一般以低速时钟信号540的频率工作，所述低速时钟信号540驱动触发器510和530的时钟输入。在此电路中，由于第一触发器510已经以低速将触发器530的输入数据锁存，因此第二触发器530以低速工作。高速时钟540的频率为低速时钟520的频率的倍数。
举例来说，在一个实施例中触发器510和530是上升沿D触发器。熟知本领域的技术人员会认识到也可以使用其他类型的触发器。
图6是当低速时钟540滞后于高速时钟520时图5的相位探测器500工作的简化时间图的示例。在操作中，在低速时钟信号540的上升沿，高速触发器510锁存高速时钟信号520。这样，在图6中的低速时钟的第一个低到高的跳变过后，高速触发器的输出(图5中的线510(a))为高电平。
在低速时钟的下一个上升沿，第二触发器530锁存高速触发器510的输出以保证相位探测器的输出稳定。在本示例中，相位探测器的输出是高电平，从而表示低速时钟540滞后于高速时钟520。
图7是当低速时钟540超前于高速时钟520时图5的相位探测器500工作的简化时间图的示例。在操作中，在低速时钟信号540的上升沿，高速触发器510再次锁存高速时钟信号520。此外，第二触发器530再次锁存高速触发器510的输出。在此示例中，锁存的高速时钟信号为低电平，结果，相位探测器的输出也是低电平，从而表示低速时钟540超前于高速时钟520。
在一个实施例中，相位探测器应用在10千兆比特接收器中。在此情况下，高速时钟的频率大约为诸如10GHz，低速时钟的频率大约为诸如155MHz。
与传统的相位探测器相比，图5的相位探测器具有许多优点。例如，一般而言，与触发器的数据输入相比，触发器的时钟输入给输入信号提供更大的电容负载。这样，与传统的设计(其中更高速的时钟驱动触发器的时钟输入而非触发器的数据输入)相比较，图5中的相位探测器给高速时钟520提供更低的电容负载。
此外，与传统的相位探测器(其使用更高速的时钟以驱动触发器的数据输入而非时钟输入)相比，可使用更少的部件实现相位探测器500。这种相位探测器的例子包括半速率和1/4速率相位探测器，其一般分别需要使用两倍和四倍的触发器。此外，在这些传统的设计中使用更多的触发器增加了高速时钟信号和低速时钟信号上的负载电容。
与传统设计相比，相位探测器500中低速触发器530的使用进一步改进了相位探测器的性能。与传统的高速触发器相比，一般的低速触发器给输入信号提供更小的电容负载。这样，通过为第二触发器使用低速触发器而非高速触发器，相位探测器500给驱动级提供更低的电容负载。
优选地，举例来说，低速触发器530比高速触发器510消耗更少数量级的能量并且比其占用更少的芯片面积。这会导致比传统的相位探测器成本更低的相位探测器。
此外，本领域技术人员知道每个触发器包括诸如两个锁存器，其提供锁存输入数据信号所需的追踪和保持功能。在传统的设计中所有的触发器锁存器都是高速锁存器。优选地，在图5的实施例中，高速触发器510的第二锁存器为低速锁存器。这样，可使用一个高速锁存器和三个低速锁存器构造诸如图5的电路。如上所述，与传统的包括6个高速锁存器的相位探测器(诸如图4中所示出的相位探测器)相比，低速部件的使用可有效改进设备成本和性能。
在一个诸如图2中的延迟锁定环的应用中，高速信号可用于驱动相位探测器的第一输入，低速信号可用于驱动相位旋转器260。这样，按照图5的实施例构造的相位探测器可用在此DLL中以产生至少一个相位纠错信号，其表示低速信号是超前还是滞后于高速信号。例如，相位纠错信号采用图6和图7中示出的信号的形式。然后该相位纠错信号驱动数字滤波器230，所述数字滤波器230按顺序产生控制相位旋转器260的数字控制信号。以这种方式，延迟锁定环旋转低速信号的相位以将低速信号的跳变沿与高速信号的跳变沿对齐。
图8是图5的高速触发器510的一个实施例的简化电路图。触发器510包括第一锁存器710和第二锁存器720。在本实施例中差分高速时钟信号驱动第一锁存器710中晶体管730的第一差分对的数据输入。在本实施例中，低速差分时钟信号分别驱动锁存器710和720的时钟差分晶体管对770和780。这样，第一锁存器710是高速锁存器，而使用低速锁存器实现第二锁存器720。
如图8所示，高速锁存器710可结合电感负载L1和L2。如上所述，这些电感可用于去除触发器输入上的电容负载。在一些实施例中，当工作在10GHz时，可使用35fF的一般负载电容在CML中设计高速锁存器710。
由于锁存器720以低速工作，可在锁存器720中消除电感负载，从而降低锁存器720的大小。这样，低速锁存器的使用提供有效的成本和性能优点。
图9是简化时间表，其用图表示出图8的触发器工作的示例。如时间表中所示出的，当低速时钟为低电平并且超前于高速时钟时，第一差分对730导通并且锁存器710输出高速差分时钟信号(Q)。即，当低速时钟为低电平时，输出(Q)追随(即追踪)高速时钟的状态。在此情况下，第二锁存器720的第一差分对截止，而第二差分对760导通。结果，第二锁存器720保持(即维持)其先前的状态。
当低速时钟信号变为高电平时，差分对730截止，而第一锁存器的第二差分对740导通，从而保持(即维持)高速时钟信号先前的状态。结果，第一锁存器710的输出(Q)保持低电平。
在此示例中，第二锁存器720的第一差分对750导通，而第二差分对760截止。这使触发器的输出变为低电平。
当低速时钟又变为低电平时，第一锁存器710的输出(Q)又追随高速时钟信号。然而，触发器的输出维持在低电平，直到低速时钟不再超前于高速时钟为止。
如上所述，当相位探测器产生指示低速时钟超前于高速时钟的相位纠错信号时，延迟锁定环将在低速时钟上传送附加延迟。这将持续直到低速时钟最终滞后于高速时钟为止。当其发生时，触发器的输出将变为高电平，这将使延迟锁定环降低延迟。通过以这种方式连续调整延迟，延迟锁定环有效地调整高速时钟和低速时钟的跳变沿。
应该理解上述时间表是简化的而且并没有示出一般系统中存在的所有延迟。例如，时间表中没有示出触发器的D-Q延迟。此外，在时间表中由诸如可用于为时钟信号提供充足驱动的缓冲器传送附加延迟。例如，可将一对串行连接的反相缓冲器插入到高速触发器和低速触发器之间的低速时钟连接以提供更多的时钟驱动。同样，在一个实施例中可将附加转换器插入到该低速时钟连接中以提供差分低速时钟信号。在一些CML的实施例中这些转换器将以50ps传送延迟。
图10示出包括根据这里所教授的内容所构造的相位探测器的高速接收器1000的一个实施例的一部分。接收器1000包括适用于降低接收数据中信道相关失真的决策反馈均衡器以及时钟和数据恢复电路1020。决策反馈均衡器决策包括加法器1035、限幅器1060、重定时器(例如，触发器)1070和乘法器1080。
时钟和数据恢复电路1020与均衡器相连以从均衡数据1060(a)中产生提取时钟信号1025。然后决策反馈均衡器决策的重定时器1070从均衡数据1060(a)产生恢复均衡数据，以响应提取时钟信号1025。
高速接收器1000包括监控电路1005，其通过决策反馈均衡器的加法器1035追踪软决策数据输出中的失真。监控电路1005从软决策数据产生失真纠错信号1005(a)，实时优化器1050使用该失真纠错信号以调整时钟和数据恢复电路1020的相位偏移信号以改进接收器1000的性能。
监控电路1005包括模拟-数字转换器(ADC)1010，其将加法器1035输出的模拟软决策信号转换为数字信号1010(a)。在一个实施例中模拟-数字转换器以相对低速率将模拟软决策取样，以响应低速ADC时钟。ADC时钟1015是由诸如稳定振荡源(例如，晶体)产生的低频信号。
在一个实施例中在此描述的延迟锁定环1065用于使用提取时钟信号1025的跳变沿调整低频参考时钟1045的跳变沿以产生ADC时钟1015。通过这种方法，监控电路1005可与决策反馈均衡器同步。
数字限幅器1030和合并器1040配合从数字信号1010(a)产生纠错信号1040(a)。然后将纠错信号1040(a)平方然后累加以产生和方纠错信号1005(a)，将该和方纠错信号发送到实时优化器1050。
图11示出结合依据这里教授的内容所构造的相位探测器的锁相环(PLL)的实施例。例如，根据图5的实施例所构造的相位探测器1105产生至少一个纠错信号，其指示固定参考时钟1120和由压控振荡器1115产生的反馈信号1115(a)间的相位差。在一个实施例中，参考时钟1120是由一个稳定振荡源(如晶体)产生的相对低频信号。
与一些传统的锁相环相比较，在将反馈信号1115(a)反馈给相位探测器1105之前，不需要将其以频率划分。这是因为在此处所述的相位探测器能够比较具有不同频率的信号的相位。
充电泵1135产生电流信号，其幅度以相位探测器1105的输出信号的幅度函数变化。然后环路滤波器1140通过充电泵1135过滤掉当前信号输出的高频部分并将过滤后的信号传送到压控振荡器(VCO)1115以控制VCO 1115输出的信号1115(a)的频率。
虽然上面已经详细描述并在说明书附图中示出了某些示范性实施例，可以理解这些实施例仅仅是说明性的而并不限制具有更宽保护范围的发明。因此可以认识到在不脱离具有更宽保护范围的发明自身的保护范围的条件下，可以对上述发明的图示和其它的实施例作出不同的修改。考虑到上述因素，会理解本发明并不局限于所揭示的具体实施例或方案，而是想涵盖权利要求书中定义的发明的保护范围和宗旨中的任何改变、修正或修改。
Claims (10)
1.一种相位探测器，其特征在于，包括：
第一触发器，其包括：
与具有第一频率的第一信号相连的数据输入，以及
与具有第二频率的第二信号相连的时钟输入，其中第一频率是第二频率的倍数；以及
第二触发器包括：
与第一触发器的输出相连的数据输入，以及
与第二信号相连的时钟输入。
2.如权利要求1所述的相位探测器，其特征在于：所述第一触发器包括高速触发器。
3.如权利要求2所述的相位探测器，其特征在于：所述高速触发器包括至少一个电感负载。
4.如权利要求2所述的相位探测器，其特征在于：所述第二触发器包括低速触发器。
5.一种相位探测器，其特征在于，包括：
具有以第一时钟频率与第一时钟信号相连的数据输入以及以第二时钟频率与第二时钟信号相连的时钟输入的高速触发器，其中第一时钟频率是第二时钟频率的倍数并且其中高速触发器包括一个高速锁存器和一个低速锁存器。
6.如权利要求5所述的相位探测器，其特征在于：所述高速触发器包括至少一个电感负载。
7.一种探测多个信号相对相位的方法，其特征在于，所述方法包括：
将具有第一频率的第一信号提供给第一触发器的数据输入；
使用具有第二频率的第二信号记录第一触发器的时间，其中第一频率是第二频率的倍数；
将第一触发器的输出提供给第二触发器；
使用第二信号记录第二触发器的时间；以及
产生第二触发器的至少一个输出信号，以表示第一信号和第二信号之间的相位差。
8.如权利要求7所述的方法，其特征在于：所述至少一个输出信号表示第二信号是否超前于第一信号，或者第二信号是否滞后于第一信号。
9.一种延迟锁定环，其特征在于，包括：
相位探测器，包括：
第一触发器，其包括与具有第一频率的第一信号相连的数据输入、与具有第二频率的第二信号相连的时钟输入以及至少一个输出，其中第一频率是第二频率的倍数；以及
第二触发器，其包括与第一触发器的至少一个输出相连的数据输入、与第二信号相连的时钟输入以及用于产生至少一个相位纠错信号的至少一个输出；
连接以接收至少一个相位纠错信号的数字滤波器，其产生至少一个滤波信号；以及
连接以接收至少一个滤波信号以及第二信号的相位旋转器，其根据至少一个滤波信号延迟第二信号。
10.一种锁相环，其特征在于，包括：
相位探测器，包括：
第一触发器，其包括与具有第一频率的第一信号相连的数据输入、与具有第二频率的第二信号相连的时钟输入以及至少一个输出，其中第一频率是第二频率的倍数；以及
第二触发器，其包括与第一触发器的至少一个输出相连的数据输入、与第二信号相连的时钟输入以及用于产生至少一个相位纠错信号的至少一个输出；
连接以接收至少一个相位纠错信号的充电泵，其产生至少一个电流信号；
连接以接收至少一个电流信号的环路滤波器，其产生至少一个滤波信号；
连接以接收至少一个滤波信号和第二信号的延迟电路，其根据至少一个滤波信号延迟第二信号。
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