CN101232285B - Dll电路及其控制方法 - Google Patents

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Abstract

本发明公开了一种DLL电路，其包括占空比检测单元，该占空比检测单元检测上升时钟的占空比与下降时钟的占空比，由此输出占空比检测信号。校正控制单元响应于占空比检测信号而产生校正控制信号。占空比校正单元响应于校正控制信号而校正内部时钟的占空比，由此输出参考时钟。

Description

DLL电路及其控制方法
对相关专利申请的交叉引用
本申请要求2007年1月24日在韩国知识产权局提交的韩国专利申请No.10-2007-0007371的权益，其全部公开内容通过引用结合于此。
技术领域
本发明涉及一种延迟锁定回路(DLL，Delay Locked Loop)电路及其控制方法，具体地，涉及一种可精确地输出具有改善的占空比品质的时钟的DLL电路及其控制方法。
背景技术
一般而言，DLL电路用于供应内部时钟，该内部时钟的相位比通过转换外部时钟所获得的参考时钟早一预定时间。产生该内部时钟以允许具有相当高集成密度的半导体存储设备如同步DRAM(SDRAM)等与外部时钟同步地进行操作。
更具体而言，时钟输入缓冲器接收外部时钟并输出内部时钟。此时，内部时钟的相位由时钟输入缓冲器自外部时钟延迟一预定时间。内部时钟的相位另外由半导体集成电路中的延迟元件所延迟，然后传送到数据输出缓冲器。随后，该内部时钟控制该数据输出缓冲器以输出数据。
因此，输出数据与外部时钟相比较被延迟了相当多的时间。外部时钟的相位与输出数据相交错。
为了解决此问题，使用了DLL电路。DLL电路将内部时钟的相位调整为比外部时钟早一预定时间。因此，输出数据与外部时钟相比并未延迟。也就是说，DLL电路接收外部时钟，并产生相位比外部时钟早一预定时间的内部时钟。
在半导体存储设备如DDR(双数据速率)SDRAM中，使用双回路型DLL电路以产生上升时钟及下降时钟。该DLL电路包括相位混合器，其将由延迟线路所输出的时钟的占空比调整到50％。该DLL电路包括反馈线路，每个反馈线路具有延迟线路、延迟建模单元及相位比较器。每个延迟线路在操作模式设定单元的控制下执行粗延迟操作及细延迟操作。
在根据相关技术的DLL电路(其包括双回路，并使用相位混合器来控制时钟的占空比)中，无法精确地产生具有预定占空比的时钟。相位混合器具有在其上拉部提供的多个驱动器、在其下拉部提供的多个驱动器以及驱动部，该驱动部被提供用以驱动在上拉部与下拉部之间的节点处形成的电压。相位混合器中提供的多个驱动器的驱动能力可根据PVT(压力、电压及温度)的改变而改变。当上拉部与下拉部的驱动器之间的驱动能力由于PVT的改变而出现差异时，如果在上拉部与下拉部之间的节点处形成的电压的电平改变，则该节点上的电压主要受上拉部或下拉部之一的驱动能力所影响。因此，无法精确地产生具有预定占空比的时钟。此外，当低频时钟信号输入到该DLL电路时，需要更为精确的占空比校正操作，但该DLL电路无法执行这种占空比校正操作。
然而，根据相关技术的DLL电路包括两个反馈回路，每个回路具有用于控制相位混合器的电路。因此，组件放置的面积不会很小。另外，在低频时钟信号输入到该DLL电路的情况下，相位混合器需要具有大量的元件。因此，由组件放置的面积来看，根据相关技术的DLL电路存在问题，且因此各个组件的功率消耗变高。结果，无法容易地实现半导体集成电路的低功率消耗及高集成密度。
发明内容
本发明的实施例提供一种DLL电路及其控制方法，所述DLL电路输出具有改善的占空比品质的时钟。
本发明的一个实施例提供一种DLL电路，其包括：占空比检测单元，配置成检测上升时钟的占空比和下降时钟的占空比，由此输出占空比检测信号；校正控制单元，配置成接收占空比检测信号，并响应于占空比检测信号来产生校正控制信号；以及占空比校正单元，配置成接收校正控制信号，响应于校正控制信号来校正内部时钟的占空比，由此输出参考时钟。
本发明的另一实施例提供一种DLL电路，其包括：占空比校正单元，配置成根据上升时钟的占空比和下降时钟的占空比来校正内部时钟的占空比，由此输出参考时钟；以及相位混合单元，配置成接收上升时钟和下降时钟，并根据占空比校正单元的操作是否受限来选择性地混合上升时钟的相位和下降时钟的相位。
本发明的又一实施例提供一种控制DLL电路的方法，其包括：检测上升时钟的占空比和下降时钟的占空比；基于所述检测占空比来输出占空比检测信号；响应于占空比检测信号来产生校正控制信号；响应于校正控制信号来校正内部时钟的占空比；以及基于所述校正占空比来输出参考时钟。
本发明的另一实施例提供一种控制DLL电路的方法，其包括：根据上升时钟的占空比和下降时钟的占空比来校正内部时钟的占空比；基于所述校正占空比来输出参考时钟；以及根据校正内部时钟的占空比的操作是否受限来选择性地混合上升时钟和下降时钟。
附图说明
图1为一示例性框图，示出根据一个实施例的DLL电路的配置。
图2为一示例性框图，示出图1所示的校正控制单元的配置。
图3为一示例性框图，示出图1所示的占空比校正单元的配置。
图4为一示例性框图，示出图1所示的相位混合单元的配置。
具体实施方式
以下将参照附图来详细说明一示例性实施例。
参照图1，DLL电路包括时钟输入缓冲器10、校正控制单元20、占空比校正单元30、第一延迟单元40、第二延迟单元50、占空比检测单元60、第一相位比较单元70、相位混合单元80、延迟建模单元90、第二相位比较单元100及延迟控制单元110。
时钟输入缓冲器10缓冲外部时钟clk_ext，由此产生内部时钟clk_int。
校正控制单元20响应于占空比检测信号dtdet来产生n-位(其中n为2或更大的自然数)校正控制信号crtcnt<1:n>以及混合使能信号mixen。
占空比校正单元30响应于n-位校正控制信号crtcnt<1:n>来校正内部时钟clk_int的占空比，由此输出参考时钟clk_ref。
第一延迟单元40响应于第一延迟控制信号dlycont1来延迟参考时钟clk_ref，由此输出上升时钟rclk。
第二延迟单元50响应于第二延迟控制信号dlycont2来延迟参考时钟clk_ref，由此输出下降时钟fclk。
占空比检测单元60检测上升时钟rclk的占空比和下降时钟fclk的占空比，由此输出占空比检测信号dtdet。
第一相位比较单元70比较上升时钟rclk的相位与下降时钟fclk的相位，由此产生第一相位比较信号phcmp1。
相位混合单元80响应于混合使能信号mixen和第一相位比较信号phcmp1来混合上升时钟rclk的相位和下降时钟fclk的相位，由此产生输出时钟clk_out。
延迟建模单元90执行传输路径(输出时钟clk_out通过所述传输路径被传送到数据输出缓冲器)中延迟元件的延迟时间的建模，并延迟输出时钟clk_out，以产生反馈时钟clk_fb。
第二相位比较单元100比较参考时钟clk_ref的相位与反馈时钟clk_fb的相位，由此产生第二相位比较信号phcmp2。
延迟控制单元110响应于第一相位比较信号phcmp1和第二相位比较信号phcmp2来产生第一延迟控制信号dlycont1和第二延迟控制信号dlycont2。
在DLL电路的初始操作时，从第一延迟单元40输出的上升时钟rclk和从第二延迟单元50输出的下降时钟fclk相对于彼此具有相反的相位。第一相位比较单元70产生第一相位比较信号phcmp1，以对准上升时钟rclk的上升沿与下降时钟fclk的上升沿。随后，当上升时钟rclk的上升沿与下降时钟fclk的上升沿对准时，占空比检测单元60使两个时钟反向，并比较两个反向时钟的上升沿。因此，占空比检测单元60确定上升时钟rclk的占空比和下降时钟fclk的占空比，例如是否占空比大于、精确地等于或小于50％。占空比检测信号dtdet可由多位信号例如3-位信号来实施，并且包括关于上升时钟rclk的占空比和下降时钟fclk的占空比的信息。
校正控制单元20根据包括在占空比检测信号dtdet中的信息来产生n-位校正控制信号crtcnt<1:n>。如果n-位校正控制信号crtcnt<1:n>的逻辑值到达限制值，则校正控制单元20使能混合使能信号mixen。n-位校正控制信号crtcnt<1:n>的逻辑值为最小值或最大值意味着占空比校正单元30校正内部时钟clk_int的占空比的能力受限。如果混合使能信号mixen被使能，则相位混合单元80另外校正上升时钟rclk的占空比和下降时钟fclk的占空比。占空比校正单元30也具有完全校正低频时钟的能力，在该情况下占空比校正单元30放置的面积会显著增加。同时，当校正控制单元20与相位混合单元80执行上述功能时，面积不会增加这么多。
占空比校正单元30响应于n-位校正控制信号crtcnt<1:n>来校正内部时钟clk_int的占空比，由此输出参考时钟clk_ref。随后，参考时钟clk_ref被输入到第一延迟单元40和第二延迟单元50，并根据第一延迟控制信号dlycont1及第二延迟控制信号dlycont2而被延迟。然后，第一延迟单元40和第二延迟单元50分别输出上升时钟rclk和下降时钟fclk。
如果混合使能信号mixen被禁止，则相位混合单元80驱动上升时钟rclk以输出输出时钟clk_out。如果混合使能信号mixen被使能，则相位混合单元80混合上升时钟rclk的相位和下降时钟fclk的相位以产生输出时钟clk_out。当混合使能信号mixen被使能时，相位混合单元80在第一相位比较信号phcmp1的控制下执行两个时钟的相位混合操作。通用相位混合器在两个输入时钟中具有较早相位的时钟的影响下混合所述相位。相位混合单元80根据第一相位比较信号phcmp1的指示、通过加强具有较晚相位的时钟的驱动能力来补偿该影响。
延迟建模单元90执行传输路径(输出时钟clk_out通过所述传输路径被传送到数据输出缓冲器)中延迟元件的延迟时间的建模，并将所述延迟时间施加到输出时钟clk_out，以产生反馈时钟clk_fb。随后，第二相位比较单元100比较参考时钟clk_ref的相位与反馈时钟clk_fb的相位，由此产生第二相位比较信号phcmp2。延迟控制单元110响应于第一相位比较信号phcmp1和第二相位比较信号phcmp2来产生第一延迟控制信号dlycont1和第二延迟控制信号dlycont2，并分别将第一延迟控制信号dlycont1和第二延迟控制信号dlycont2传送到第一延迟单元40和第二延迟单元50。
如上所述，在根据此实施例的DLL电路中，占空比校正单元30设置在第一延迟单元40和第二延迟单元50之前。因此，由于具有校正占空比的参考时钟clk_ref输入到第一延迟单元40和第二延迟单元50，可以精确地产生具有例如50％的占空比的输出时钟clk_out。此外，当占空比校正单元30的校正能力不足时，例如当输入低频时钟时，相位混合单元80选择性地执行占空比校正操作。在此例中，相位混合单元80根据上升时钟rclk的相位和下降时钟fclk的相位来调整上升时钟rclk的驱动能力及下降时钟fclk的驱动能力。因此，可以更为精确地产生具有例如50％的占空比的输出时钟clk_out，而不需要增加组件放置的面积。
参照图2，校正控制单元20包括计数器210，其响应于占空比检测信号dtdet来执行加或减运算，以产生m-位计数信号count<1:m>。
m-位计数信号count<1:m>可以用作例如n-位校正控制信号crtcnt<1:n>，例如，在此例中，m＝n。计数器210根据在占空比检测信号dtdet中上升时钟rclk和下降时钟fclk的占空比信息来调整m-位计数信号count<1:m>的逻辑值。例如，如果上升时钟rclk的占空比大于50％，而下降时钟fclk的占空比小于50％，则计数信号count<1:m>的逻辑值减小。作为另一实例，如果上升时钟rclk的占空比小于50％，而下降时钟fclk的占空比大于50％，则计数信号count<1：m>的逻辑值增大。作为又另一实例，如果上升时钟rclk的占空比和下降时钟fclk的占空比等于50％，则计数信号count<1:m>的逻辑值固定。
校正控制单元20还可以包括：限制值检测器220，其确定m-位计数信号count<1:m>的逻辑值是否为最大值或最小值，由此产生混合使能信号mixen；及解码器230，其可解码m-位计数信号count<1:m>，由此输出n-位校正控制信号crtcnt<1:n>。
在此例中，当计数信号count<1:m>的逻辑值为最大值或最小值时，限制值检测器220使能混合使能信号mixen。否则，限制值检测器220禁止混合使能信号mixen。然后，解码器230解码计数信号count<1:m>以产生n-位校正控制信号crtcnt<1:n>，并将产生的n-位校正控制信号crtcnt<1:n>传送到占空比校正单元30。n-位校正控制信号crtcnt<1:n>可以以例如具有单一高电平信号的形式来实施。如果计数信号count<1:m>的逻辑值增大，则n-位校正控制信号crtcnt<1:n>中的高电平信号可以偏移到上阶位(upper-level bit)。
参照图3，占空比校正单元30包括上拉单元310、下拉单元320及驱动单元330。
上拉单元310响应于n-位校正控制信号crtcnt<1:n>而上拉驱动单元330。
下拉单元320响应于n-位校正控制信号crtcnt<1:n>而下拉驱动单元330。
驱动单元330响应于上拉单元310的上拉操作和下拉单元320的下拉操作来驱动内部时钟clk_int，并由此输出参考时钟clk_ref。
上拉单元310包括n个第一晶体管TR1<1:n>，每个第一晶体管具有栅端子，用于接收n-位校正控制信号crtcnt<1:n>中的信号，且所述第一晶体管并联地设置在外部电源供应电压VDD的供应端子和驱动单元330之间。
下拉单元320包括n个第二晶体管TR2<1:n>，每个第二晶体管具有栅端子，用于接收n-位校正控制信号crtcnt<1:n>中的信号，且所述第二晶体管并联地设置在接地电源供应电压VSS的供应端子和驱动单元330之间。
驱动单元330包括：第一反向器IV1，其施加有要从上拉单元310和下拉单元320供应的电压，并接收内部时钟clk_int；及第二反向器IV2，其接收第一反向器IV1的输出信号，并输出参考时钟clk_ref。
在n-位校正控制信号crtcnt<1:n>为m-位计数信号count<1:m>的情况下，如果n-位校正控制信号crtcnt<1:n>的低电平信号的数目增大，则要从上拉单元310供应到驱动单元330的第一反向器IV1的电压量增大，因此，延长了第一反向器IV1的输出信号的高电平周期。随后，从第二反向器IV2输出的参考时钟clk_ref具有延长的低电平周期。
如果n-位校正控制信号crtcnt<1:n>的高电平信号的数目增大，则要从下拉单元320供应到驱动单元330的第一反向器IV1的电压量增大，因此，第一反向器IV1的输出信号的低电平周期延长。然后，要从第二反向器IV2输出的参考时钟clk_ref具有延长的高电平周期。
在n-位校正控制信号crtcnt<1:n>从解码器230输出的情况下，n个第一晶体管TR1<1:n>的大小不同。类似地，n个第二晶体管TR2<1:n>的大小相对于彼此也不同。在半导体集成电路中，晶体管根据相对于其它晶体管的大小而具有不同的阻抗。因此，例如，如果在n-位校正控制信号crtcnt<1:n>中的信号被偏移一位，则上拉单元310与下拉单元320的电阻值中的每一个都改变，因此上拉单元310的驱动能力和下拉单元320的驱动能力也改变。
参照图4，相位混合单元80包括：相位混合器810，其根据混合使能信号mixen是否被使能来选择性地混合上升时钟rclk的相位和下降时钟fclk的相位；以及驱动能力补偿器820，其响应于混合使能信号mixen和第一相位比较信号phcmp1来驱动上升时钟rclk或下降时钟fclk。
相位混合器810包括：第一反向驱动器INDRV1，其反向和驱动上升时钟rclk，并将反向的上升时钟rclk输出到第一节点N1；第二反向驱动器INDRV2，如果混合使能信号mixen被使能，则该第二反向驱动器INDRV2反向和驱动下降时钟fclk，并将反向的下降时钟fclk输出到第一节点N1；以及第三反向驱动器INDRV3，其反向和驱动第一节点N1的电压，并将反向的电压输出到第二节点N2，在所述第二节点N2形成输出时钟clk_out。
驱动能力补偿器820包括：第四反向驱动器INDRV4，其响应于第一相位补偿信号phcmp1来反向和驱动上升时钟rclk，并将反向的上升时钟rclk输出到第三节点N3；第五反向驱动器INDRV5，其响应于第一相位比较信号phcmp1来反向和驱动下降时钟fclk，并将反向的下降时钟fclk输出到第三节点N3；以及第六反向驱动器INDRV6，如果混合使能信号mixen被使能，则该第六反向驱动器INDRV6反向和驱动第三节点N3的电压，并将反向的电压输出到第二节点N2。
如果混合合能信号mixen被禁止，则相位混合器810的第二反向驱动器INVDRV2及驱动能力补偿器820的第六反向驱动器INDRV6被禁止。因此，以上升时钟rclk由第一反向驱动器INDRV1及第二反向驱动器INDRV2来驱动的方式产生输出时钟clk_out。
如果混合使能信号mixen被使能，则第二反向驱动器INDRV2及第六反向驱动器INDRV6被使能。如果第一相位比较信号phcmp1处于第一电平(在该实例中为高电平)，则驱动能力补偿器820的第四反向驱动器INDRV4被使能，而如果第一相位比较信号phcmp1处于第二电平(在该实例中为低电平)，则第五反向驱动器INDRV5被使能。因此，当下降时钟fclk的相位领先于上升时钟rclk的相位，则第一相位比较信号phcmp1使能第四反向驱动器INDRV4。此外，当上升时钟rclk的相位领先于下降时钟fclk的相位，则第一相位比较信号phcmp1使能第五反向驱动器INDRV5。
相位混合单元80执行根据混合使能信号mixen是否被使能来选择性地混合上升时钟rclk和下降时钟fclk的操作。此外，相位混合单元80响应于第一相位比较信号phcmp1来补偿上升时钟rclk和下降时钟fclk中具有较晚相位的时钟的驱动能力。结果，防止了输出时钟clk_out受上升时钟rclk和下降时钟fclk中具有较早相位的时钟所影响。
如上所述，根据所述实施例的DLL电路检测分别从第一延迟单元和第二延迟单元输出的上升时钟的占空比和下降时钟的占空比，基于所检测的上升时钟和下降时钟的占空比来校正参考时钟的占空比，并将具有校正占空比的参考时钟供应到第一延迟单元和第二延迟单元。因此，根据本发明的实施例的DLL电路执行精确的占空比校正操作。此外，根据所述实施例的DLL电路持续地监视由于PVT的改变所造成的单个延迟元件的延迟量的改变，由此更为精确地产生具有例如50％的占空比的输出时钟。
根据一个实施例的DLL电路仅当占空比校正单元的操作能力受限时，例如当输入低频时钟时，才选择性地操作相位混合单元。这对组件放置的面积和功率消耗有影响。此外，根据一个实施例的DLL电路可防止输出时钟的占空比由于相位混合单元的错误操作而失真。
根据所述实施例，DLL电路及其控制方法输出具有改善的占空比品质的时钟。
此外，根据所述实施例，DLL电路及其控制方法输出占空比不会由于PVT的改变而改变的时钟。
此外，根据所述实施例，DLL电路及其控制方法可增加面积裕度，并减小功率消耗，导致半导体集成电路的低功率消耗和高集成度。
对本领域技术人员来说，显然可以在不背离本发明的范围及精神的情况下进行各种变化和改变。因此，应当理解上述实施例在各个方面并非限制性的，而是说明性的。本发明的范围由所附权利要求所限定，而不是由先前的说明书所限定，因此，落入权利要求的边界和范围内或所述边界和范围的等同形式内的所有改变和变化都应被所述权利要求所包括。
【主要元件符号说明】
10时钟输入缓冲器
20校正控制单元
30占空比校正单元
40第一延迟单元
50第二延迟单元
60占空比检测单元
70第一相位比较单元
80相位混合单元
90延迟建模单元
100第二相位比较单元
110延迟控制单元
210计数器
220限制值检测器
230解码器
310上拉单元
320下拉单元
330驱动单元
810相位混合器
820驱动能力补偿器

Claims (30)

1.一种延迟锁定回路电路，其包括：
占空比校正单元，其配置成根据上升时钟的占空比和下降时钟的占空比而校正内部时钟的占空比，由此输出参考时钟；以及
相位混合单元，其配置成接收所述上升时钟和所述下降时钟，并根据所述占空比校正单元的操作是否受限而选择性地混合所述上升时钟的相位和所述下降时钟的相位。
2.如权利要求1所述的延迟锁定回路电路，进一步包括：
占空比检测单元，其配置成接收所述上升时钟和所述下降时钟，检测所述上升时钟的占空比和所述下降时钟的占空比，由此输出占空比检测信号；以及
校正控制单元，其配置成接收所述占空比检测信号，并响应于所述占空比检测信号而产生多位校正控制信号及混合使能信号。
3.如权利要求2所述的延迟锁定回路电路，
其中，所述占空比校正单元配置成接收所述多位校正控制信号和所述内部时钟，根据所述多位校正控制信号中的高电平信号的数目与低电平信号的数目而校正所述内部时钟的占空比，由此输出所述参考时钟。
4.如权利要求2所述的延迟锁定回路电路，
其中，所述占空比校正单元配置成接收所述内部时钟和所述多位校正控制信号，根据所述多位校正控制信号中哪一位包括高电平信号而校正所述内部时钟的占空比，由此输出所述参考时钟。
5.如权利要求3或4所述的延迟锁定回路电路，
其中，所述占空比校正单元包括：
上拉单元，其配置成接收所述多位校正控制信号，并响应于所述多位校正控制信号而上拉一驱动单元；
下拉单元，其配置成接收所述多位校正控制信号，并响应于所述多位校正控制信号而下拉所述驱动单元；以及
所述驱动单元，其配置成接收所述内部时钟，响应于所述上拉单元的上拉操作及所述下拉单元的下拉操作而驱动所述内部时钟，由此输出所述参考时钟。
6.如权利要求5所述的延迟锁定回路电路，
其中，所述上拉单元包括多个不同大小的晶体管；以及
其中，所述下拉单元包括多个不同大小的晶体管。
7.如权利要求2所述的延迟锁定回路电路，
其中，所述相位混合单元配置成接收所述混合使能信号、所述上升时钟、所述下降时钟及第一相位比较信号，根据所述混合使能信号是否被使能而确定所述参考时钟的占空比的校正完成情况，并响应于所述第一相位比较信号而对混合所述上升时钟的相位和所述下降时钟的相位的操作进行控制，以产生输出时钟。
8.如权利要求7所述的延迟锁定回路电路，
其中，所述相位混合单元包括：
相位混合器，其配置成接收所述上升时钟、所述下降时钟及所述混合使能信号，并根据所述混合使能信号是否被使能而选择性地混合所述上升时钟的相位和所述下降时钟的相位；以及
驱动能力补偿器，其配置成接收所述上升时钟或所述下降时钟、所述第一相位比较信号及所述混合使能信号，并响应于所述混合使能信号及所述第一相位比较信号而驱动所述上升时钟或所述下降时钟。
9.如权利要求8所述的延迟锁定回路电路，
其中，所述相位混合器包括：
第一节点；
第二节点，其配置成形成所述输出时钟；
第一反向驱动器，其配置成接收、反向及驱动所述上升时钟，以获得反向的上升时钟，并将所述反向的上升时钟输出到所述第一节点；
第二反向驱动器，其配置成接收所述混合使能信号和所述下降时钟，如果所述混合使能信号被使能，则反向和驱动所述下降时钟，以获得反向的下降时钟，并将所述反向的下降时钟输出到所述第一节点；以及
第三反向驱动器，其配置成接收在所述第一节点形成的电压，并反向和驱动在所述第一节点形成的电压，以获得反向的电压，并将所述反向的电压输出到所述第二节点。
10.如权利要求9所述的延迟锁定回路电路，
其中，所述驱动能力补偿器包括：
第三节点；
第四反向驱动器，其配置成接收所述第一相位比较信号和所述上升时钟，响应于所述第一相位比较信号而反向和驱动所述上升时钟，以获得反向的上升时钟，并将所述反向的上升时钟输出到所述第三节点；
第二反向驱动器，其配置成接收所述第一相位比较信号和所述下降时钟，响应于所述第一相位比较信号而反向及驱动所述下降时钟，以获得反向的下降时钟，并将所述反向的下降时钟输出到所述第三节点；以及
第三反向驱动器，其配置成接收所述混合使能信号和所述第三节点的电压，如果所述混合使能信号被使能，则反向和驱动所述第三节点的电压，以获得反向的电压，并将所述反向的电压输出到所述第二节点。
11.如权利要求2所述的延迟锁定回路电路，
其中，在所述上升时钟的第一边沿与所述下降时钟的第一边沿对准后，所述占空比检测单元配置成接收所述上升时钟和所述下降时钟，比较所述上升时钟的第二边沿与所述下降时钟的第二边沿，确定所述上升时钟的占空比及所述下降时钟的占空比，并产生所述占空比检测信号。
12.如权利要求2所述的延迟锁定回路电路，
其中，所述校正控制单元配置成接收所述占空比检测信号，根据包括在所述占空比检测信号中的信息而产生所述多位校正控制信号，如果所述多位校正控制信号到达限制值，则使能所述混合使能信号。
13.如权利要求12所述的延迟锁定回路电路，
其中，所述校正控制单元包括：
计数器，其配置成接收所述占空比检测信号，响应于所述占空比检测信号而执行加或减运算，并产生多位计数信号；
限制值检测器，其配置成确定所述多位计数信号是否为最大值或最小值，并产生所述混合使能信号；以及
解码器，其配置成接收和解码所述多位计数信号，并输出所述多位校正控制信号。
14.如权利要求7所述的延迟锁定回路电路，进一步包括：
第一相位比较单元，其配置成接收所述上升时钟和所述下降时钟，比较所述上升时钟的相位与所述下降时钟的相位，由此产生所述第一相位比较信号。
15.如权利要求1所述的延迟锁定回路电路，进一步包括：
时钟输入缓冲器，其配置成接收和缓冲外部时钟，由此产生所述内部时钟。
16.如权利要求14所述的延迟锁定回路电路，进一步包括：
第一延迟单元，其配置成接收所述参考时钟和第一延迟控制信号，根据所述第一延迟控制信号的控制而延迟所述参考时钟，由此输出所述上升时钟；以及
第二延迟单元，其配置成接收所述参考时钟和第二延迟控制信号，根据第二延迟控制信号的控制而延迟所述参考时钟，由此输出所述下降时钟。
17.如权利要求16所述的延迟锁定回路电路，进一步包括：
延迟建模单元，其配置成执行传输路径中延迟元件的延迟时间的建模，将所述延迟时间施加到所述输出时钟，并将所述输出时钟传送到数据输出缓冲器以产生反馈时钟；
第二相位比较单元，其配置成接收所述参考时钟和所述反馈时钟，比较所述参考时钟的相位与所述反馈时钟的相位，由此产生第二相位比较信号；以及
延迟控制单元，其配置成接收所述第一相位比较信号和所述第二相位比较信号，并响应于所述第一相位比较信号和所述第二相位比较信号而产生所述第一延迟控制信号和所述第二延迟控制信号。
18.一种控制延迟锁定回路电路的方法，所述方法包括：
根据上升时钟的占空比和下降时钟的占空比而校正内部时钟的占空比；
基于所述占空比的校正而输出参考时钟；以及
根据校正所述内部时钟的占空比的操作是否受限而选择性地混合所述上升时钟和所述下降时钟。
19.如权利要求18所述的方法，进一步包括：在所述参考时钟的输出之前，
检测所述上升时钟的占空比和所述下降时钟的占空比；
基于所述占空比的检测而输出占空比检测信号；以及
响应于所述占空比检测信号而产生多位校正控制信号和混合使能信号。
20.如权利要求19所述的方法，
其中，所述参考时钟的输出包括：根据所述多位校正控制信号中的高电平信号的数目和低电平信号的数目而校正所述内部时钟的占空比，由此输出所述参考时钟。
21.如权利要求19所述的方法，
其中，所述参考时钟的输出包括：根据所述多位校正控制信号中哪一位包括高电平信号而校正所述内部时钟的占空比，由此输出所述参考时钟。
22.如权利要求19所述的方法，
其中，所述上升时钟和所述下降时钟的混合包括：根据所述混合使能信号是否被使能而确定所述参考时钟的占空比的校正完成情况，并响应于第一相位比较信号而对混合所述上升时钟的相位和所述下降时钟的相位的操作进行控制，以产生输出时钟。
23.如权利要求22所述的方法，
其中，所述上升时钟和所述下降时钟的混合包括：
根据所述混合使能信号是否被使能而选择性地混合所述上升时钟的相位和所述下降时钟的相位；以及
响应于所述混合使能信号和所述第一相位比较信号而驱动所述上升时钟或所述下降时钟。
24.如权利要求19所述的方法，
其中，在所述上升时钟的第一边沿与所述下降时钟的第一边沿对准后，所述占空比检测信号的输出包括：执行比较所述上升时钟的第二边沿与所述下降时钟的第二边沿的操作，由此确定所述上升时钟的占空比及所述下降时钟的占空比，以产生所述占空比检测信号。
25.如权利要求19所述的方法，
其中，所述多位校正控制信号与所述混合使能信号的产生包括：根据包括在所述占空比检测信号中的信息而产生所述多位校正控制信号，如果所述多位校正控制信号到达门限值，则使能所述混合使能信号。
26.如权利要求25所述的方法，
其中，所述多位校正控制信号和所述混合使能信号的产生包括：
响应于所述占空比检测信号而执行加或减运算，以产生多位计数信号；
确定所述多位计数信号是否为最大值或最小值，由此产生所述混合使能信号；
解码所述多位计数信号；以及
输出所述多位校正控制信号。
27.如权利要求22所述的方法，进一步包括：
比较所述上升时钟的相位与所述下降时钟的相位，并产生所述第一相位比较信号。
28.如权利要求18所述的方法，进一步包括：
缓冲外部时钟，由此产生所述内部时钟。
29.如权利要求27所述的方法，
响应于第一延迟控制信号而延迟所述参考时钟，由此输出所述上升时钟；以及
响应于第二延迟控制信号而延迟所述参考时钟，由此输出所述下降时钟。
30.如权利要求29所述的方法，进一步包括：
执行传输路径中延迟元件的延迟时间的建模，由此延迟所述输出时钟以产生反馈时钟，其中所述输出时钟通过所述传输路径被传送到数据输出缓冲器；
比较所述参考时钟的相位与反馈时钟的相位，由此产生第二相位比较信号；以及
响应于所述第一相位比较信号和所述第二相位比较信号而产生所述第一延迟控制信号和所述第二延迟控制信号。
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