TWI357075B - Dll circuit and method of controlling the same - Google Patents

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TWI357075B
TWI357075B TW096131559A TW96131559A TWI357075B TW I357075 B TWI357075 B TW I357075B TW 096131559 A TW096131559 A TW 096131559A TW 96131559 A TW96131559 A TW 96131559A TW I357075 B TWI357075 B TW I357075B
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Hyun-Woo Lee
Won-Joo Yun
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Hynix Semiconductor Inc
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Description

1357075 九、發明說明： 【發明所屬之技術領域】 本發明關於一種延遲鎖定迴路(DLL，“Delay Locked
LooP”)電路及其控制方法，特別是關於一種DLL電路，其 可準確地輸出具有一改善負荷比例品質之一時脈’及其控 制方法。 【先前碑術】 一般而言，一DLL·電路用於供應一内部時脈，其具一 較早相位係較藉由轉換一外部時脈所得到的一參考時脈要 早一預天時間。該内部時脈之產生係允許一具有相當高積 集禚度的半導體記憶體設備（例如同步動態隨機存取記憶 體（SDRam，“Synchronous Dynamic Random Access
Memory”)或類似者）可以同步於該外部時脈運作。 更具體而言，一時脈輸入緩衝器接收一外部時脈並輸 出一内部時脈。此時，該内部時脈由該時脈輸入緩衝器自 該外部時脈延遲一相位一預定時間。該内部時脈的相位額 外地由半導體積體電路中的延遲元件所延遲，然後傳送到 一資料輸出緩衝器。然後，該内部時脈控制資料控制該資 料輸出緩衝器以輸出資料。 據此，輸出資料相較於該外部時脈被延遲一相當多的 時間。該外部時脈的一相位交錯於該輪出資料。 為了解決此問題，使用了一DLL電路。該DLL電路調 整該内部時脈的相位比該外部時脈要早於一預定時間。據 1357075 此，輸出資料相較於該外部時脈並未延遲。也就是說，該 DLL包路接收該外部時脈，並產生該内部時脈，其相位比 該外部時脈要早一預定時間。 在半導體記憶體設備中，例如一DDR (雙重資料速 率）SDRAM ’其使用一雙迴路型DLL電路以產生一上升時 脈及下降時脈。該DLL電路包括一相位混合器，其可調 整由延遲線輪出的一時脈之負荷比例到5〇%。該DLL電路 包括回授線路，各該鱗具有m —延遲模型化單 元及相彳 1L比較II。各該延遲線基於—運作模式設定單元 的控制之下執行—粗略延遲運作及—微細延遲運作。 根據先前技術的DLL電路中，其可包括一雙迴路，並 使用該^，合器控制該時脈的負荷比例，其無法準確產 生具有予^定負祷比例的時脈。該相位混合器在其升壓區 段提供-歧驅動II，在其㈣區段提供―複數驅動器， 及驅動區|又’其係提供來驅動在該升塵區段與該降壓區 = 處的一電麗。在該相位混合器中提供的該 後β裔之驅動能力可根據PVT (程序、電壓及溫度） 之變化而改變。當在該升壓區段與該降壓區段處的驅動器 之間的，動能力由於m的變化而有差異時，如果在 磨區段與該降壓區段之間的節點處形成的該電壓位準改變 電壓主要受到該㈣區段及該降墨區段 ^ ^ 此所影響。據此，無法準確地產生具有一預
電路時1要L _脈信號輸人到該DLL
電糾*要—更為準確的負荷比例修正運作，但該DLL I路無法執行這種負荷關修正運作β 各今然而，根據先前技術的DLL電路包括兩個回授迴路.， Λ之路具有一電路來控制該相位混合器。因此，該等組 ^放置的面積並不會小。3外’如果該低頻時脈信號輸 此!DLL電路，該相位混合器需要具有大量的元件。因 略备考慮到該等組件所放置的面積，根據先前技術的肌 二路即會有問題’且因此個別組件的功率雜會變高。其 果it半導體積㈣路t低料消耗及高積集密度無法 -易實現。 【發明内容】 Υ,ί η ί發明之具體實施例提供一可輸出具有一改良負荷比 歹1 〇σ質之時脈的DLL電路，以及其控制方法。 4 本么明一具體實施例提供一dll電路，其包括：一負 例偵洌單元，用於偵測一上升時脈的負荷比例與一下 正日守脈：負荷比例，藉此輸出-負荷比例偵測信號；一修 ，控制早7L，用於接收該負荷比例偵測信號，並 =比例㈣信號產生-修正控制信號；及—負荷:例= 二用於接收該修正控制信號，回應於該修正控制信 A > 一内部時脈的負荷比例，藉此輸出一參考時脈。 本發明另一具體實施例提供— DLL電路，苴白 負荷比例体η： m» — ^ ” 括·—
下降時脈用一上升時脈的負荷比I 出_炎去負何比例修正—内部時脈的負荷比例.，藉此輪 多時脈；及一相位混合單元，用於接收該上升時脈 1357075 與該下降時脈，並根據該負荷比例修正單元的運作是否受 到限制以選擇性地混合該上升時脈的相位與該下降時脈的 相位。 本發明又另一具體實施例提供一種控制一DLL電路之 方法，其包括：偵測一上升時脈的負荷比例與一下降時脈 的負荷比例；基於該偵測的負荷比例輸出一負荷比例偵測 信號；回應於該負荷比例偵測信號產生一修正控制信號； EI.應於該修正控制信號修正一内部時脈的負荷比例；及基 於該修正的負荷比例輸出一參考時脈。 本發明又另一具體實施例提供一種控制一 DLL電路之 方法，其包括：根據一上升時脈的負荷比例與一下降時脈 的負荷比例修正一内部時脈的負荷比例；基於該修正的負 荷比例輸出一參考時脈；及根據修正該内部時脈的負荷比 例之運作是否受到限制以選擇性地混合該上升時脈與該下 降時脈。 【實施方式】 以下將參照附屬圖式詳細說明範例性具體實施例。 請參照第一圖，一 DLL電路包括一時脈輸入緩衝器 10、一修正控制單元20、一負荷比例修正單元30、一第一 延遲單元40、一第二延遲單元50、一負荷比例偵測單元60、 一第一相位比較單元70、一相位混合單元80、一延遲模型 化單元90、一第二相位比較單元100及一延遲控制單元110 1357075 該時脈輸入緩衝器10緩衝化一外部時脈clk—ext，藉此 產生一内部時脈clk_int。 該修正控制單元2〇產生一 η-位元（其中η為2以上的自 然數）修正控制信號crtCnt< 1 :η>，及回應於一負荷比例偵 測信號dtdet之一混合致能信號mixen。 該負荷比例修正單元30回應於該η-位元修正控制信號 crtcnt<l:nH!·正該内部時脈cik_int的負荷比例，藉此輸出一 參考時.脈elk ref 〇 —- *.·-- • 該第一延遲單元40回應於一第一延遲控制信號 ,dlycontl延遲該參考時脈他」^ ,藉此輸出一上升時脈rdk -〇 該第二延遲單元50回應於一第二延遲控制信號 _dlycont2延遲該參考時脈clk_ref，藉此輸出一下降時脈fdk 該負荷比例偵測單元60偵測該上升時脈^瓜之負荷比 φ 例與該下降時脈fclk之負荷比例，藉此輪出該負荷比例偵測 信號dtdet。 該第一相位比較單元70比較該上升時脈rcik之相位與 該下降時脈fclk之相位，藉此產生一第一相位比較信號 phcmpl。 該相位混合單元80回應於該混合致能信號瓜匕如與該 - 第一相位比較信號Phcmp 1混合該上升時脈rclk的相位與該 • 下降時脈fclk的相位’藉此.產生一輸出時脈clk_〇ut。 該延遲模型化單元90執行在一傳輪路徑上延遲元件的 延遲時間之模型化，藉此該輸出時脈clk_out被傳送到一資 料輸出缓衝器’並延遲該輸出時脈clk_out，·以產生一回授 時脈clk_fb。 該第二相位比較單元1〇〇比較該參考時之相 位與該回授時脈clk—fb之相位，藉此產生一第二相位比較信 號phcmp2 ° 該延遲控制單元110回應於該第一相位比較信號 phcmpl與該第二相位比較信號phcmp2產生該第一延遲控 制信號dlycom 1與該第二延遲控制信號dlyc〇m2。 在該DLL電路的初始運作時，由第一延遲單元4〇輸出 的上升時脈rclk與由第二延遲單元5〇輸出的下降時脈fdk 相對於彼此具有相反的相位。該第一相位比較單元7〇產生 該第一相位比較信號Phcmpl，以對準該上升時脈rclk之上 升邊緣與該下降時脈fclk的上升邊緣。其次，當該上升時脈 rclk之上升邊緣對準於該下降時脈&^之上升邊緣時，該負 荷比例偵測單元60反向該兩個時脈，並比較兩個反向時脈 的上升邊緣。據此，該負荷比例偵測單元6〇決定該上升時 脈rclk之負荷比例與該下降時脈fclk之負荷比例，例如是否 該負荷比例超過、準確地等於或小於50〇/〇。該負荷比例债 測信號dtdet可由一多重位元信號實施，例如3_位元信號， 並包括關於該上升時脈rclk之負荷比例與該下降時脈fdk 之負荷比例的資訊。- 該修正控制單元根據包含在負荷比例偵測信號dtdet 中的資訊產生該n-位元修正控制信號crtcnt<1:n>。如果該n_ 1357075 位元修正控制信號crtcnt<l:n>i邏輯值到達一限制值，該 修正控制單元20致能該混合致能信號mixen。該η-位元修正 控制信號crtcnt<l :11>之邏輯值事實上為最小值或最大值代 表該負荷比例修正單元30修正該内部時脈clk_int之負荷比 例的能力受到限制。如果致能該混合致能信號mixen，該相 位混合單元80額外地修正該上升時脈rclk之負荷比例與該 下降時脈fclk之負荷比例。該負荷比例修正單元30亦有能力 來完〜全修正一低頻時脈，其中負荷.比例修正單元30的放置 面積會顯著增加。同時，當該修正控制單元20與該相位混 合單元80執行上述功能時，面積不會增加這麼多。. 該負荷比例修正單元30回應於該η-位元修正控制信號 ..crtcnt<l:11>修正該内部時脈clk_int之負荷比例，藉此輸出該 參考時脈clk_ref。其次，該參考時脈clk_ref被輸入到該第 七延遲單元40與該第二延遲單元50，並根據第一延遲控制 信號dlycontl及第二延遲控制信號dlycont2做延遲。然後， 該第一延遲單元40與該第二延遲單元50分別輸出該上升時 脈rclk與該下降時脈fcik。 如果除能該混合致能信號mixen，該相位混合單元80 驅動該上升時脈rclk以輸出該輸出時脈cik_〇ut。如果致能該 混合致能信號mixen ’該相位混合單元80混合該上升時脈 rclk之相位與該下降時脈fclk之相位以產生該輸出時脈 clk_out。當致能該混合致能信號mixen時，該相位混合單元 80基於第一相位比較信號phcmpl的控制之下執行兩個時脈 的相位混合作業。一通用相位混合器在兩個輸入時脈中具
II 1357075 $早相位的時脈影響之下混合該等相位。如果該相位混 口早兀80根據第—相位比較信號之指示藉由加強具 有-較晚相位的時脈之驅動能力來補償此影響。 ，、 、該延遲模型料元崎行在—傳輸路徑上延遲元件的 ^遲^間之模型化’藉此該輸出時脈elk_Gut被傳送到該資 料輸出緩衝器’並施加該延遲時間到該輸出時脈dk__，、 以產生該回授時脈处』。其次，該第二相位比較單元1〇〇 比較，參考時脈clk—ref之相位與該回授時脈灿—化之相 位藉此產生5亥第二相位比較信號_叫2。該延遲控制單 M10回應於第—相位比較信號與第二相位比較信 號cmp2產生該第一延遲控制信號吻⑶如與該第二延遲 控市“言號dlyC0nt2 ’並分別傳送該.第一延遲控制信號 御cont 1與該第二延遲控制信號脚_t2到第—延遲二 與第二延遲單元50。 —如上所述，在根擄此具體實施例的DLL電路中，該負 何^例修正單元3G置於第—延遲單元4G與第二延遲單元5〇 之月❶據此因為具有一修正過負荷比例的參考時脈clk ref 被。輸入Ί延遲單元與第二延遲單元5G，具有例如 5〇%之負荷比例的輸出時脈clk_out可以準確地產生。再 者，當該負荷比例修正單元3Q的修正能力不足時例如當 ，入-低頻時脈時’該相位混合單元⑽選擇性地執行一負 =比例修正作業。在此案例中，該相位混合單元⑽根據上 升時脈邊的相位與τ降時脈fdk的相位調整上升時脈她 的驅動能力及下降時脈她的驅動能力。因此，具有例如 12 1357075 5G/。之負荷比例的輪出時脈仙—_可以更為準確地產生， 而不需要增加放置組件的面積。 請參照第二圖，該修正控制單元2〇包括一計數器2ι〇， 其回應於該負荷比例债測信號dt d e t執行一相加或相減運算 以產生位元計數信號count<l:m>。 該m-位元計數信號c〇unt<1 :m>可以做為例如位元修 正控制信號crtcnt<i:n>，例如在此例中m=n。該計數器21〇 根據在負荷，比例仙信號dtdet中上升時脈偷與下降時脈 fclk的負荷比例資訊調整該m_位元計數信號c〇unt<i加〉之 邏輯值。例如，如果該上升時脈rdk的負荷比例超過5〇%， 而下降時脈fclk的負荷比例小於50%，該計數信號 • c〇unt<l:rn>2邏輯值即降低。在另一例中，如果該上^日^ 脈rclk的負荷比例小於5〇%，而下降時脈的負荷比例超 過50%，該計數信號c〇unt<1:m>2邏輯值即增加。在又另 一例中，如果該上升時脈rclk及該下降時脈fdk的負荷比例 Φ 4於5〇%，該計數信號count<i:m>之邏輯值即固定。 該修正控制單元20另可包括一限制值偵測器22〇 ,其決 定該m-位元計數信號c〇unt<1:m>之邏輯值是否為最大值或 最小日τ，藉此產生該混合致能信號mixen，及一解碼器23〇， 其可解碼s亥m-位元計數信號count<i:m>，藉此輸出該n位 元修正控制信號crtcnt< 1 :n>。 - 在此例中，該限制值偵測器220當該計數信號 邏輯值為最大值或最小值時，即致能該混合 致能信號mixen。否則該限制值偵測器22〇除能該混合致能 13 1357075 信號mixen。然後’該解碼器23〇解碼該計數信號c〇unt<丨:m〉 以產生該η-位元修正控制信號crtcnt<1:n>，並傳送該產生的 η-位元修正控制信號crtcnt<1 :n>到該負荷比例修正單元 3 0。該η-位元修正控制信號crtcnt< 1 :n>可以實施的型式例如 為單兩位準彳5號。如果該計數信號count<l:m>之邏輯 值增加，在該η-位元修正控制信號crtcnt<1:n>中的高位準信 號可以偏移到一上階位元。 請參照第二圖，該負荷比例修正單元3〇包括一升壓單 元310 ' —降壓單元320及一驅動單元330。 該升壓單元310回應於該n•位元修正控制信號 crtcnt<l:n>升壓驅動單元330。 該降壓單元320回應於該n_位元修正控制信號 crtcnt<l:n>m降壓驅動單元330。 該驅動單元330回應於升壓單元31〇之升壓運作及降 壓單元320之降壓運作驅動該内部時脈仙⑹，並藉此輸 出該參考時脈clk_ref。 '該升壓單元3H)包括n個第1晶體TR1<1:n>’各該 電晶體具有終制於接收在n_位元修正控制信號
CrtCnt<1:n>中的一信號，且其係平行配置於一外部電源供 應電壓VDD的供應端與驅動單元33〇之間。 該降壓單元320包括n個第二電晶體TR2<1 :n>，各該 電晶體具有-閘極終於接收在n•位元修正控制信號
CrtCnt<1:n>中的-信號，且其係平行§己置於一接地電源供 應電壓VSS的供應端與驅動單元33〇之間。 1357075 該驅動單元330包括一第一反向器IV1，其施加有由 升壓單元310與降壓單元320供應的電壓，並接收該内部 時脈clk_int，及一第二反向器iV2 ’其係接收第一反向器 ινι的一輸出信號，並輸出該參考時脈dk_ref。 如果該η-位元修正控制信號crtcnt<1:n>為該m_位元計 數信號count<l:m> ’如果該η·位元修正控制信號 crtcnt<l:n>之低位準信號的數目增加，要由升壓單元31〇 供應到驅動單元330之第一反向器ivi的電壓量即增加， 據此即延長了第一反向器IV1之輸出信號的高位準周期。 其次，自第二反向器IV2輸出的參考時脈cik—ref.具有—延 長的低位準周期。 如果該η-位元修正控制信號crtcnt<l :n>之高位準信號 的數目增加，由降壓單元320供應到驅動單元330之第— 反向器IV1的電壓量即增加’據此第一反向器iVl.的輸出 信號之低位準周期即延長。其次，自第二反向.器IV2輪出 的參考時脈clk_ref具有一延長的高位準周期。 如果該η-位元修正控制信號crtcnt<l:n>*解碼器230 輸出，該η個第一電晶體TRl<l:n>的大小不同。類似地， 該η個第二電晶體丁尺2<1:11>彼此之間的大小亦不同。.在該 半導體積體電路中，一電晶體根據相對於其它電晶體的大 小而有不同的阻抗。據此，例如：如果在該η_位元修正控 制信號crtcnt<l:n>中的信號被偏移一個位元，升壓單元31〇 與降壓單元320的電阻值中每一個皆改變，因此升壓單元 310的驅動能力與降壓單元320的驅動能力亦會改變。 '15 1357075 請參照第四圖’該相位混合單元80包括一相位混合器 810，其係根據該混合致能信號mixen是否被致能選擇性地 混合該上升時脈rclk的相位與該下降時脈fclk的相位，及一 驅動能力補償器820，其回應於該混合致能信號mixen與該 第一相位比較k说phcmpl而驅動該上升時脈rcik或該下降 時脈fclk。 該相位混合器810包括一第一反向驅動器inDRV 1，其 可反向及驅動該上升時脈rclk ’並输崔該反向的上汁時脈 rclk到一第一節點N1 ; —第二反向驅動器INDRV2，其在如. 果該混合致此彳§ ?虎mixen被致能時’反向及驅動該下降時脈 fclk，並輸出該反向的下降時脈fdk到第一節點N1 ;及—第 三反向驅動器INDRV3 ’其反向並驅動第一節點N1的電 壓，並輸出該反向的電壓到一第二節點N2，其中形成該輪 出時脈clk_out。 該驅動能力補償器820包括一第四反向驅動器 INDRV4，其回應於第一相位補償信號phcmpl反向及驅動 該上升時脈rclk，並輸出該反向的上升時脈rclk到一第三節 點N3 ; —第五反向驅動器INDRV5，其回應於該第一相位 比較信號phcmpl反向及驅動該下降時脈&化，並輸出該反 向的下降時脈fdk到第三節點N3 ;及一第六反向驅動器 INDRV6，如果該混合致能信號瓜汶切被致能時，反向並驅 動該第三節點N3的電壓，並輸出該反向的電壓到第二節點 N2。 如果除能該混合致能信號mixen，該相位混合器的 第二反向驅動器INVDRV2及驅動能力補償器820的第六反 向驅動器INDRV6被除能。據此，該輸出時脈cik_〇ut戶斤產生 的型式為該上升時脈rclk由第一反向驅動器INDRV1及第二 反向驅動器INDRV2所驅動。 如果該混合致能信號mixen被致能，第二反向驅動器 INDRV2及第六反向驅動器INDRV6被致能。該驅動能力補 償器820的第四反向驅動器INDRV 4在當如果該第一相位比 較信號phcmpl處於第一位準（在此例中為高位準）時即被 致能，而如果第一相位比較信號phcmpl處於第二位準（在 此例中為低位準）時即致能第五反向驅動器INDRV5。據 此，當該下降時脈fclk之相位在該上升時脈rclk之相.位之 則’第一相位比較信號phcmpl致能該第四.反向驅動器 INDRV4。再者，當該上升時脈^比之相位在該下降時脈化化 之相位之前，第一相位比較信號phcmpl致能該第五反向驅 動器 INDRV5。 該相位混合單元80執行一作業以根據該混合致能信號 mixen•是否被致能來選擇性地混合該上升時脈rclk與該下降 時脈fclk。再者，該相位混合單元8〇回應於該第一相位比較 信號phCmpl補償該上升時脈rclk與該下降時脈fcik之一具 有車乂晚相位的日才脈之驅動能力。其結果，該輸出時脈elk—〇如 可.防止受到具有該上升時脈偷與該下降時脈碰之具有 一較早相位的一時脈所影響。 如上所述，根據該具體實施例的DLL電路分別偵測來 自°亥弟L遲單元與該第二延遲單元輸出的上升時脈之負 丄 :彳I、下降時脈之負荷比例，基於該上升時脈與該下降 ^脈之债測的負荷比例修正該參考時脈的負荷比例，並供 〜、有t正的負荷比例之參考時脈到該第一延遲單元與 一― 早兀。據此，根據本發明之具體實施例的DLL電 執行準峰負荷比例修正作業。此外，根據該具體實施 例的DLL電路持續地監才見由於PVT之變化造成-個別延遷 疋件的延遲量之改變’藉此更為準確地產生具有-負荷比 例的輸出時脈i例如5〇%。 一 . m根據—具體實施例的DLL電路僅有在當該負荷比例修， 正早7C的作業能力受到限制時選擇性地運作該相位混合單 几，例如當輸入一低頻時脈時。此可影響該等組件放置的 面積與功率消耗。再者，根據-具體實施例的DLL電路可 =止由於該相位混合單元的錯誤運作造成該輸出時脈的負 荷比例被扭曲。 、 根據該等具體實施例，該DLL電路及其控制方法輸出 具有一改善的負荷比例品質之時脈。 、再者，根據該等具體實施例，該DLL·電路及其控制方鲁 法輸出具有不會由於Ρντ的變化而改變的負荷比、例之時 脈。 、此外，根據該等具體實施例，該DLL·電路及其控制方 法可增加-面積餘裕，並降低功率消耗，其可造成一半導 體積體電路中的低功率消耗及高積集度。 、本技藝專業人士將可瞭解到在不背離本發明的範圍及 - 精神之下可進行多種修正及變化。因此，其將可瞭解到上- 18 Ϊ357075 述具體實㈣並㈣舰，Μ所有紐之麻。本發明 由附屬的中請專利_所絲，而非由先前的說 2疋義’因此所有位於中請專利範圍之吻合與界限之改 ^修正，或是這些吻合與界限的同等者皆係由該等申請 專利範圍所涵蓋。 【圖式簡單說明】 態的範例 第-圖.為根據-具體實施例之— DLL電路板 性方塊圖。 ' 修正控制單元的組態之範 第一圖為第一圖所示之一 例.。 例 第三圓為第-圖所示之一負荷修正單元的 組態之範 第四圖為第一圖所示 之 例 相位混合單元的組態之範 【主要元件符號說明】 10 時脈輸入緩衝器 20 修正控制單元 30. 負荷比例修正單元 40 · 第一延遲單元 50 第二延遲單元 60 . 負荷比例偵測單元 70 第—相位比較單元 19 1357075 80 相位混合單元 90 延遲模型化單元 100 第二相位比較單元 110 延遲控制單元 210 計數器 220 限制值偵測器 230 解碼器 310 升壓單元 320 降壓單元 330 驅動單元 810 相位混合器 820 驅動能力補償器 20

Claims (1)

  1. [ΐΡ na D 修正版修正日期：2011/7/S 十、申請專利範圍： 1. 一種延遲鎖定迴路(Dll, “Delay Locked Loop”)電路，其 包含： 一負荷比例偵測單元，其配置用於偵測一上升時脈 的一負荷比例與一下降時脈的一負荷比例，藉此輸出一 負荷比例偵測信號； 一修正控制單元，其配置用於接收該負荷比例偵測 仏唬’並回應該負荷比例偵測信號而產生一修正控制信 號，且如果該修正控制信號的一邏輯值到達一限制值 時，即致能一混合致能信號；以及 一負荷比例修正單元，其配置用於接收該修正控制 化號，回應該修正控制信號而修正一内部時脈的一負荷 比例，藉此輪出—參考時脈。 2·如申請專利範圍第1項所述之DLL電路，其中在該上升 時脈的—第一邊緣對準該下降時脈的一第一邊緣之後， 該負荷比例偵測單元其配置用於接收及比較該上升時脈 的一第二邊緣與該下降時脈的一第二邊緣，藉此決定該 上升時脈的該負荷比例及该下降時脈的該負荷比例，並 產生該負荷比例偵測信號。 如申π專利範園第〗所述之DLL·電路，其中該修正控 制單；a A ^ 丄70包含一計數器，其齡置用於接收該負荷比例偵測 ，並回應該負荷比例偵測信號而執行一相加或相減 運藉以產生一多位元計數信號，並輸出該多位元計 數仏號做為該修正控制信號。 U^/U75 4.如申請專利範圍第3項 修錄修正曰期― 例修…其配置用於接 二: 信號的數目與低位=2多位元計數信號中高位準 比例，藉此輸出該”時:目修正該内部時脈的負荷 5·如申請專利範圍第1項 制單元包含： 項所處之W電路，其中該修正控 回声於ϋ;比广:置用於接收該負荷比例偵測信號’ 规===—相加或相減運算， :=值_器’其配置用於決定該多位元計數信 =τ’藉此產生該混合致能信號;以及 ψ , μ , /、配置用於接收及解碼該多位元計數_ 说，藉此輸出該修正控制信號。 卞數七 &=_利範圍第5項所述之DLL電路，其中 列t正早π其配置用於 :、了 正控制信號切—位_ ^ ^，決定該修 控制信號中的那—位' 尚位準信號’根據該修正 例，藉此輸出該參考時 修正該内部時脈的該負荷比 7.如申請專利範圍第 荷比例修正單=11或項所述之DLL電路，其中該負 升壓單元，其配置用於接收該修正控 。該修^控制信號而祕-驅動單元；' 單元，其配置用於接收該修正控制信號並 22 U^7075 修正販修JL日期·. 2011/7/5 回應於該修正控制信號而降朦一驅動單元；以及 該驅動單元其配置用於回應於升壓單元之升壓作業 及降壓單元之降壓作業而驅動該内部時脈，並藉此輸出 該參考時脈。 8. 如申請專利範圍第7項所述之dll電路，其中該升壓單 元包含複數個具有不同Λ小的電晶體；及其中該降壓單 元包含複數個具有不同大小的電晶體。 9. 如申請專利範圍第丨頊所述之DLL電路’進一步包含： 一相位混合單元，其配置用於接收該上升時脈、該 下降時脈及該混合致能信璩，且回應於該混合致能信號 而混合該上升時脈的〆相位與該下降時脈的一相位以 產生一輸出時脈。 10. 如申請專利範圍第9項所述之DLL電路，其中該相位 混合單元其配置用於操收/第相位比較彳5號、該上升 時脈及該下降時脈，旅餌應於該第一相位比較信號而控 制該作業以混合該上扑時抓的相位與該下降時脈的相 位。 u.如申請專利範圍第ίο頊户斤述之DLL電路，其中該相位 混合單元包含： -相位混合器，其用於接收該上升時脈、該下 降時脈及躲合致能彳麵據該混合致能信號是否 被致能而選擇性祕合#升時脈的相位與該下降時 脈的相位；以及 -驅動能力補償器，β置用於接收該上升時脈或 23 1357075 修正版修正日期：2011/7/5 該下降時脈，該混合致能信號及該第一相位比較信號， 回應於該混合致能信號及該第一相位比較信號而驅動 該上升時脈或該下降時脈。 12. 如申請專利範圍第11項所述之DLL電路，其中該相位 混合器包含： 一第一節點； 一第二節點，其配置用於形成該輸出時脈； 一第一反向驅動器，其配置用於接收、反向及驅動 該上升時脈，並輸出該反向的上升時脈到該第一節點； 一第二反向驅動器，其配置用於接收該下降時脈及 該混合信號，且如果該混合致能信號被致能時，反向及 驅動該下降時脈，並輸出該反向的下降時脈到該第一節 點；以及 一第三反向驅動器，其配置用於接收、反向及驅動 該第一節點的電壓，以取得一反向的第一電壓，並輸出 該反向的第一電壓到該第二節點。 13. 如申請專利範圍第12項所述之DLL電路，其中該驅動 能力補償器包含： 一第三節點； 一第四反向驅動器，其配置用於回應於該第一相位 比較信號而接收、反向及驅動該上升時脈以得到一反向 的上升時脈，並輸出該反向的上升時脈到該第三節點； 一第五反向驅動器，其配置用於回應於該第一相位 比較信號而接收、反向及驅動該下降時脈以得到一反向 24 1357075 修正版修正日期：2011/7/5 並輸出該反向的下降時脈到該第三節點； 第/、反向驅動器’其配置用於接收該混合致能信 號及該第三節點的一電壓，且如果該混合致能信號被致 能時’反向及驅動該第三節點的電壓以得到一第二反 向電壓，並輸出該第二反向電壓到該第二節點。 14. 一種DLL電路，其包含：
    -負荷比例修正單元’其配置用於根據一上升時脈 :一負荷關及-下降時脈的—負荷比例而修正一内 部時脈的一負荷比例，藉此輸出一參考時脈；及
    的下降時脈， 以及 相位危合單元’其配置用於接收該上升時脈及該 ^降時脈並根據該負荷比例修正單元的作業頻率是否 受到限制而選擇性地混合該上升時脈的—相位與該下 降時脈的一相位。 如申請專利範圍$ 14項所述之DLL電路’進一步包含： 與一負荷比例偵測單元，其配置用於接收該上升時脈 耻、\下降時脈，偵测該上升時脈的負荷比例與該下降時 的負荷比例，藉此輪出一負荷比例偵測信號；及 信-修正控制單^，其配置用於接㈣負荷比例该測 化並回應於該負荷比例偵測信號而產生一多位元修 16,如控=信號及一混合致能信號。 ’ 申睛專利範圍第15項所述之DLL電路， 元修、中該負荷比例修正單兀其配置用於接收該多位 -正控制信號及該内部時脈，根據細多位元修正控 25 上乃7075 修正版修正日期：20ll/7/5 制信號中高位準信號的數目與低位準信號的數目而修 正該内部時脈的負荷比例，藉此輸出該參考時脈。 17.如申請專利範圍第15項所述之DLL電路， 其中該負荷比例修正單元用其配置而於接收該内 部時脈與該多位元修正控制信號’根據該多位元修正控 制信號中那一位元包括一高位準信號而修正該内部時 脈的負荷比例，藉此輸出該參考時脈。 18·如申請專利範圍第16或17項所述之DLL電路，其中 該負荷比例修正單元包含： 〇 了升壓單元，其配置用於接收該多位元修正控制信 唬並回應於該多位元修正控制信號而升壓一驅動單 位元修正控制信 而降壓一驅動單 〇 一降壓單元，其配置用於接收該多 號’並回應於該多位元修正控制信號 元；以及
    ‘之升;=置用於接收該内部時脈’回應於升 部時脈，單元之降㈣“驅動該内 19. 如申』參寺時脈。 單元包含-複2韻狀DLL電路，其中該升壓 降壓單元包含5同大小的電晶體；以及其中該 20. 如申請專利範固第固具有不同大小的電晶體。 混合單元其配f 項所述之DLL電路，其中該相位 脈、該下降時脈^純該混合致能信號、該上升時 一第一相位比較信號，根據該混合致 26 1357075 一 修正版修正曰期、1/7/s 月t* k號是否被致能而決定該參考時脈的負荷比例之終 正完成，並回應於該第一相位比較信號控制一作業以混 合該上升時脈的相位與該下降時脈的相位，以產生一輪 出時脈。 21·如申請專利範圍第20項所述之DLL電路，其中該相位 混合單元包含：
    一相位混合器，其配釁用於接收該上升時脈、該下 降時脈及該混合致能信號’並根據該混合致能信號是否 被致能而選擇性地混合該上升時脈的相位與該下降時 脈的相位；以及. 一驅動能力補償器，其配置用於接收該上升時脈或 該下降時脈，該第一相位比較信號及該混合致能信號， 回應於該混合致能信號及該第一相位比較信號而驅動 該上升時脈或該下降時脈。 22.如申請專利範圍第21項所述之DLL電路，其中該相位 混合器包含： 一第一節點； 一第二節點，其配置用於形成該輸出時脈； ' 初益，六咖里州於按叹、反向及瓶細 該上升時脈以轉—反向的上升時脈，並輸{fc該反向的 上升時脈到該第一節點； 一第二反向驅動器，其配置用於接收該混合 號及該下_脈’且如果該混合錢信號被致能時 向及驅動該下降時脈以取得一反向的下降時脈，並輸出 27 1357075 修正版修正日期：2011/7/5 該反向的下降時脈到該第〆節點，以及 一第三反向驅動器，其用於接收在該第一節點 形成的一電壓，並反向及軀動在該第一節點形成的電 壓，以取得一反向的電麽，炎輸出該反向的電壓到該第 二節點。 23.如申請專利範圍第22項所述！ DLL電路，其中該驅動 能力補償器包含： 一第三節點；
    一第四反向驅動，其g己Ϊ用於接收該第一相位比 較信號及該上升時脈，园應於該第一相位比較信號而反 向及驅動該上升時脈，以取得一反向的上升時脈，並輸 出該反向的上升時脈到该第三節點， 一第一反向驅動器，其配置用於接收該第一相位比 較信號及該下降時脈，回應於該第一相位比較信號而反
    向及驅動該下降時脈，以取得一反向的下降時脈，並輸 出該反向的下降時脈到該第三節點；以及 一第二反向驅動器，其配置用於接收該混合致能信 號及該第三節點的一電麈，且如果該混合致能信號被致 能時，反向及驅動該第彡節點的電壓，以取得一反向的 電壓’並輪出該反向的電壓到該第二節點。 24.如申請專利範圍第15項戶斤述之DLL電路，其中，在該 上开矸脈的 不從外…丨，丨T、彳狐巧一弟一邊緣 之後’該負叙例制單元其配置祕接收該上升時脈 ㈣比㈣上升時脈的_第二邊緣與該= 28 1357075 修正版修正日期：2011/7/5 時脈的一第二邊緣，決定該上升時脈的該負荷比例及該 下降時脈的該負荷比例，ϋ產生該負荷比例偵測信號。 25’如申明專利範圍第15項所述之DLL·電路，其中該修正 控制單兀用其配置用於接收該負荷比例偵測信號，根據 包含在該負荷比例偵測信號中的資訊而產生該多位元 修正控制信號，且如果該多位元修正控制信號到達一限 制值時’即致能該混合致能信號。 26. 如申請專利範圍第25項所述之DLL電路，其中該修正 控制單元包含： 一計數器，其配置用於接收該負荷比例偵測信號， 回應該負荷比例偵測信號而執行一相加或相減運算，並 產生一多位元計數信號； 一限制值偵測器，其配置用於決定該多位元計數信 號是否為最大值或最小值，並產生該混合致能信號；以 及 一解碼器，其配置用於接收及解碼該多位元計數_ 號’並輸出該多位元修正控制信號。 27. 如申請專利範圍第10或20項所述之DLL電路，進一 步包含： 一第一相位比較單元’其配置用於接收該上升時脈 與該下降時脈，比較該上升時脈的相位與該下降時脈的 相位，藉此產生該第一相位比較信號。 28. 如申請專利範圍第1或14項所述之DLL電路，進—步 包含： 29 1357075 修正版修正日期：2011/7/5 • 一時脈輸入緩衝器，其配置用於接收及緩衝化一外 部時脈，藉此產生該内部時脈。 29.如申請專利範圍第”項所述之DLL電路，進—步包含： 一第一延遲單元，其配置用於接收該參考時脈及一 第一延遲控制信號，根據該第一延遲控制信號的控制而 延遲該參考時脈’藉此輸出該上升時脈；以及 一第二延遲單元，其配置用於接收該參考時脈及一 第二延遲控制信號，根據〆第二延遲控制信號的控制而 • 延遲該參考時脈，藉此輸出該下降時脈。 30.如申請專利範圍第29項所述之DLL電路，進一步包含· 一延遲模型化單元’其配置用於執行在一傳^輪^路3# t延遲元件的延遲時間之模型化，施加該延遲時間到^ 輸出時脈，並傳送該輸出時脈到一資料輪出緩衝器^ 生一回授時脈； 度 十一π丨i…权干儿，丹配罝用於接收該參考時 與該回授時脈，比較該參考時脈的相位與該回授時、 相位，藉此產生一第二相位比較信號；及 -延遲控制單元’其配置用於接_第—相位 信號與該第二相位比較信號，並回應該第—相位比= 號與該第二相位比較信號而產生該第一延遲控制= 與該第二延遲控制信號。 。观 31. —種控制一 DLL電路之方法，該方法包括： 偵測一上升時脈的一負荷比例與—下降時 負荷比例； 1357075 修正版修正日期：2011/7/5 基於該負荷比例的偵測而輸出一負荷比例偵測信 號； 回應該負荷比例偵測信號而產生一修正控制信 號，且如果該修正控制信號的一邏輯值到達一限制值 時，即致能一混合致能信號； 回應該修正控制信號而修正一内部時脈的一負荷 比例；以及 基於該負荷比例的修正而輸出一參考時脈。 32. 如申請專利範圍第31項所述之方法，其中在該上升時 脈的一第一邊緣對準該下降時脈的一第一邊緣之後，該 負荷比例偵測信號的輸出包含執行一作業以比較該上 升時脈的一第二邊緣與該下降時脈的一第二邊緣，藉此 決定該上升時脈的負荷比例及該下降時脈的負荷比 例，並產生該負荷比例偵測信號。 33. 如申請專利範圍第31或32項所述之方法，其中該修正 控制信號之產生包含回應該負荷比例偵測信號而執行 一相加或相減運算，以產生一多位元計數信號，藉此輸 出該多位元計數信號做為該修正控制信號。 34. 如申請專利範圍第33項所述之方法，其中該參考時脈 的輸出包含根據在該修正控制信號中高位準信號的數 目與低位準信號的數目而修正該内部時脈的負荷比 例，藉此輸出該參考時脈。 35. 如申請專利範圍第34項所述之方法，其中該修正控制 信號的產生包括： 31 1357075 修正版修正日期：2011/7/5 回應該負荷比例4貞測信號而執行一相加或相減運 算以產生一多位元計數信號； 根據該多位元計數信號是否到達該限制值以產生 該混合致能信號； 解碼該多位元計數信號；以及 輸出該修正控制信號。 36. 如申請專利範圍第35項所述之方法，其中該參考時脈 的輸出包含根據該修正控制信號中那一個位元包括一 • 高位準信號而修正該内部時脈的負荷比例，藉此輸出該 參考時脈。 37. 如申請專利範圍第34項所述之方法，進一步包含在該 參考時脈的輸出之後： 回應該混合致能信號混合該上升時脈的一相位與 該下降時脈的一相位以產生一輸出時脈。 38. 如申請專利範圍第37項所述之方法，其中該輸出時脈 I 的產生包含控制該作業以回應於一第一相位比較信號 而混合該上升時脈的相位與該下降時脈的相位。 39. 如申請專利範圍第38項所述之方法，其中該輸出時脈 的產生包括： 根據該混合致能信號是否被致能而選擇性地混合 該上升時脈的相位與該下降時脈的相位；及 回應該混合致能信號與該第一相位比較信號而驅 動該上升時脈或該下降時脈。 40. —種控制一 DLL電路之方法，該方法包括： 32 根據-上升時脈的一負荷比例 負荷比例而修正-内部時脈的—負荷比下降—脈的-基於該負荷比例的修正匕 根據修正該内部時脈的負荷比例的考^ 參考:=::··項所述… 比例偵測該上升時脈的負荷比例與該下降時脈的負荷 號=該負荷比例的_而輪出一負荷比例偵測信 M w ·’ 4 Ϊ片 制信號與一混合致能信號 42:=:範圍第41項所述之方法’其中該參考時脈
    回應該負荷比例偵測信號而產生 多位元修正控 的數3根據在該多位元修正控制信號中高階信號 、’、低L號的數目而修正該内部時脈的負荷比 列，藉此輸出該參考時脈。 請專利_第41項所述之方法，其巾該參考時脈 „根據該多位元修正控制信號中那一個位元 =括-rM立準信號而修正該内部時脈的負荷比例，藉此 輸出該參考時脈。 44.=申請專利範，41項所述之方法，其中該上升時脈 ^下_脈的混合包含根據該混合致能信號是否被 致月b而決定該參考時脈的負荷比例是否修正完成，並回 33 13.57075 ' 修正版修正日期：2011/7/5 應一第一相位比較信號控制該作業而混合該上升時脈 的相位與該下降時脈的相位，以產生一輸出時脈。 45.如申請專利範圍第44項所述之方法，其中該上升時脈 與該下降時脈的混合包含： 根據該混合致能信號是否被致能而選擇性地混合 該上升時脈的相位與該下降時脈的相位；及 回應該混合致能信號與該第一相位比較信號而驅 動該上升時脈或該下降時脈。 • 46.如申請專利範圍第41項所述之方法，其中在該上升時 脈的一第一邊緣對準該下降時脈的一第一邊緣之後，該 負荷比例偵測信號的輸出包含執行一作業以比較該上 升時脈的一第二邊緣與該下降時脈的一第二邊緣，藉此 決定該上升時脈的負荷比例及該下降時脈的負荷比 例，以產生該負荷比例 <貞測信號。 47. 如申請專利範圍第41項所述之方法，其中該多位元修 I 正控制信號與該混合致能信號的產生包含根據包括在 該負荷比例偵測信號中的資訊而產生該多位元修正控 制信號，且如果該多位元修正控制信號到達一臨界值 時，即致能該混合致能信號。 48. 如申請專利範圍第47項所述之方法，其中該多位元修 正控制信號與該混合致能信號的產生包含： 回應該負荷比例偵測信號而執行一相加或相減運 算以產生一多位元計數信號； 決定該多位元計數信號是否為最大值或最小值，藉 34 13.57075 修正版修正日期：2011/7/5 此產生該混合致能信號； 解碼該多位元計數信號；以及 輸出該多位元修正控制信號。 49. 如申請專利範圍第38或44項所述之方法，進一步包含： 比較該上升時脈的相位與該下降時脈的相位，並產 生該第一相位比較信號。 50. 如申請專利範圍第31或40項所述之方法，進一步包含： 緩衝化一外部時脈，藉此產生該内部時脈。 51. 如申請專利範圍第49項所述之方法， 回應一第一延遲控制信號而延遲該參考時脈，藉此 輸出該上升時脈；及 回應一第二延遲控制信號而延遲該參考時脈，藉此 輸出該下降時脈。 52. 如申請專利範圍第51項所述之方法，進一步包含： 執行在一傳輸路徑中延遲元件的延遲時間之模型 化，藉此該輸出時脈被傳送到一資料輸出缓衝器，藉此 延遲該輸出時脈以產生一回授時脈； 比較該參考時脈的相位與一回授時脈的相位，藉此 產生一第二相位比較信號；以及 回應該第一相位比較信號與該第二相位比較信號 而產生該第一延遲控制信號與該第二延遲控制信號。 35 1357075 修正版修正日期：2011/7/5 十一、圖式： 專 铖Is
    ο 36 1357075 修正版修正日期：2011/7/5 20 220 dtdet
    第二圖
    VDD VDD VDD VDD
    第三圖 .37 1357075 修正版修正日期：2011/7/5 80 810
    第四圖 38
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