CN106898374B - 一种用于dram的带vdd自补偿dll反馈电路系统 - Google Patents

一种用于dram的带vdd自补偿dll反馈电路系统 Download PDF

Info

Publication number
CN106898374B
CN106898374B CN201710018627.3A CN201710018627A CN106898374B CN 106898374 B CN106898374 B CN 106898374B CN 201710018627 A CN201710018627 A CN 201710018627A CN 106898374 B CN106898374 B CN 106898374B
Authority
CN
China
Prior art keywords
feedback circuit
dram
compensation
delay
dll
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710018627.3A
Other languages
English (en)
Other versions
CN106898374A (zh
Inventor
王嵩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Unilc Semiconductors Co Ltd
Original Assignee
Xian Unilc Semiconductors Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Unilc Semiconductors Co Ltd filed Critical Xian Unilc Semiconductors Co Ltd
Priority to CN201710018627.3A priority Critical patent/CN106898374B/zh
Publication of CN106898374A publication Critical patent/CN106898374A/zh
Application granted granted Critical
Publication of CN106898374B publication Critical patent/CN106898374B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明提出一种用于DRAM的带VDD自补偿DLL反馈电路系统，解决在不同工艺、不同温度、不同电压下反馈电路的延迟匹配问题，从而从根本上保证基于DLL的输出数据眼图的稳定性。该电路系统利用DRAM自带的Zq校准信号与设定的熔丝配置编码通过逻辑运算生成对反馈电路的补偿控制信号，所述设定的熔丝配置编码是根据实际测试的VDD依赖曲线的斜率来决定补偿的程度。本发明可以自动补偿芯片在不同工艺、电压、温度下引起的各类失配所引起的眼图漂移问题；可以通过熔丝配置实现最优的自动补偿率；借用DRAM本身的自校准信息，附加逻辑非常简单。

Description

一种用于DRAM的带VDD自补偿DLL反馈电路系统
技术领域
本发明涉及一种用于DRAM的DLL反馈电路。
背景技术
随着现代DRAM的产品外部供电电压VDD的降低，DRAM(特别是DDR4)对电源电压的依赖性越来越大。因此JEDEC标准组织在电源电压上的浮动变化要求也越来越苛刻。现代DRAM基本都是基于DLL来保证输出数据眼图的稳定性，如图1所示。
反馈电路需要在不同工艺、不同温度、不同电压下都具有与真实路径完全相同延迟，才能尽可能保证输出数据眼图的稳定性。然而真实DRAM应用的系统中，输入输出的信号本身就会随着供电电压的变化而变化，同时考虑到输入输出负载的不同应用场合，我们很难保证反馈电路的匹配性。另一方面，现代DRAM都是基于CMOS工艺的制造设计方式，当供电电压低到接近CMOS期间的阈值电压以后，我们同样很难去确保反馈电路的匹配性。
图2是某一例DRAM供电电压VDD对输出相位的扫描图。目前，技术人员需要花费金钱和时间进行金属层改版希望降低对VDD的依赖性，但是效果并不理想。
处理此类问题的常规方法大体上有以下两种：
1、基本都是通过基于成品芯片的高速测试结果再做改版生产，从而耽误产品进度。
2、通过熔丝来调整DLL反馈回路的延迟来优化对VDD的依赖性，但由于无法从根本上解决电路本身就存在匹配失衡的事实，所以只能对某些工艺条件和某些特定温度下的VDD依赖性进行一定程度的优化。
发明内容
本发明提出一种用于DRAM的带VDD自补偿DLL反馈电路系统，解决在不同工艺、不同温度、不同电压下反馈电路的延迟匹配问题，从而从根本上保证基于DLL的输出数据眼图的稳定性。
本发明的原理是：通过现代DRAM自带的一项周期性自校准输出能力的功能，来调制DLL反馈电路的延迟，从而实现反馈电路与真实电路在不同电压，温度，工艺下的延迟一致性。
本发明的解决方案如下：
一种用于DRAM的带VDD自补偿DLL反馈电路系统，包括反馈电路，所述反馈电路的输出信号经过逻辑运算后作用于DLL延迟链；有别于现有技术的是：DRAM自带的Zq校准信号与设定的熔丝配置编码通过逻辑运算生成对反馈电路的补偿控制信号，所述设定的熔丝配置编码是根据实际测试的VDD依赖曲线的斜率来决定补偿的程度。
具体可采用以下电路生成对反馈电路的补偿控制信号：
增加一个数字解码电路，设校准结果的范围为1～M，补偿控制信号的调节档位为+/-N步，则数字解码电路由2N个比较器构成，所述设定的熔丝配置编码是与校准结果的最大值M和输出延迟控制位的位数2N有关的函数，2N个比较器产生的2N位二进制码经译码即为补偿控制信号的调节档位。
本发明具有以下优点：
1)可以自动补偿芯片在不同工艺、电压、温度下引起的各类失配所引起的眼图漂移问题。
2)可以通过熔丝配置实现最优的自动补偿率。
3)借用DRAM本身的自校准信息，附加逻辑非常简单。
附图说明
图1为常规的DLL反馈电路。需要说明的是，图中Zq校准提供校准结果给输出驱动器属于DRAM自带的一项周期性自校准输出能力的功能，原本是与DLL反馈电路无关的。
图2为基于常规的DLL反馈电路实际测试的DRAM供电电压VDD对输出相位的扫描图。
图3为本发明的DLL反馈电路系统。
图4为本发明中的数字解码电路的一个实施例。
具体实施方式
芯片上电后，需要对输出电路通过外接标准电阻ZQ来进行校准，如图1所示。该校准结果会与本身芯片的供电电压，具有强相关性。
如图3所示，本发明在现有结构的基础上，主要增加了一个数字解码电路，利用DRAM自带的原本用于对输出驱动器周期性自校准的校准结果，通过数字解码电路去调整反馈电路的延迟，避免过补偿或欠补偿。
数字解码电路是将控制DRAM输出器件个数的代码，进行大小比对，并根据实际的测试的VDD依赖曲线的斜率进行档位调整熔丝配置。从而实现准确匹配的功能。
假设校准结果为X，其可能的校准范围为从1～M。假设数字解码电路的输出为+/-N步，调制系数Y，可由熔丝配置来决定。如图4所示，本实施例的数字解码电路由2N个比较器构成，将校准结果X与特定的数码组进行比对，数码组取决于校准结果的最大值M和输出延迟控制位的位数2N，同时可以由熔丝配置来改变其调整系数Y，最终这2N个比较器将会产生控制DLL反馈延迟的增减控制位：
如果N＝3，下表列出延迟控制位的译码方式：
延迟增减档位 -3 -2 -1 0 1 2 3
延迟增减控制位 000000 000001 000011 000111 001111 011111 111111

Claims (2)

1.一种用于DRAM的带VDD自补偿DLL反馈电路系统，包括反馈电路，所述反馈电路的输出信号经过逻辑运算后作用于DLL延迟链；其特征在于：
DRAM自带的Zq校准信号与数字解码电路中设定的熔丝配置编码通过逻辑运算生成对反馈电路的延迟增减控制位信号；所述延迟增减控制位信号对反馈电路的延迟进行补偿控制；
所述设定的熔丝配置编码是根据实际测试的VDD依赖曲线的斜率来决定补偿的程度。
2.根据权利要求1所述的用于DRAM的带VDD自补偿DLL反馈电路系统，其特征在于：所述延迟增减控制位信号的生成是由数字解码电路实现，设校准结果的范围为1～M，延迟增减控制位信号的调节档位为+/-N步，则数字解码电路由2N个比较器构成，所述设定的熔丝配置编码是与校准结果的最大值M和输出延迟控制位的位数2N有关的函数，2N个比较器产生的2N位二进制码经译码即为延迟增减控制位信号的调节档位。
CN201710018627.3A 2017-01-10 2017-01-10 一种用于dram的带vdd自补偿dll反馈电路系统 Active CN106898374B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710018627.3A CN106898374B (zh) 2017-01-10 2017-01-10 一种用于dram的带vdd自补偿dll反馈电路系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710018627.3A CN106898374B (zh) 2017-01-10 2017-01-10 一种用于dram的带vdd自补偿dll反馈电路系统

Publications (2)

Publication Number Publication Date
CN106898374A CN106898374A (zh) 2017-06-27
CN106898374B true CN106898374B (zh) 2020-06-30

Family

ID=59198676

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710018627.3A Active CN106898374B (zh) 2017-01-10 2017-01-10 一种用于dram的带vdd自补偿dll反馈电路系统

Country Status (1)

Country Link
CN (1) CN106898374B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116879725B (zh) * 2023-09-06 2023-12-08 西安紫光国芯半导体股份有限公司 一种采样电路、自测试电路以及芯片

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105353245A (zh) * 2015-11-16 2016-02-24 西安华芯半导体有限公司 一种基于zq管脚的dram ddr校准电路及方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1393992A (zh) * 2001-07-02 2003-01-29 朗迅科技公司 包含反馈回路的延迟补偿电路
US7516029B2 (en) * 2004-06-09 2009-04-07 Rambus, Inc. Communication channel calibration using feedback
KR100857436B1 (ko) * 2007-01-24 2008-09-10 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
US7737875B2 (en) * 2007-12-13 2010-06-15 Nxp B.V. Time interpolation flash ADC having automatic feedback calibration
KR101605463B1 (ko) * 2009-03-04 2016-03-22 삼성전자 주식회사 피브이티 변동에 둔감한 딜레이 라인을 갖는 지연 고정 루프회로
EP3035536B1 (en) * 2014-12-19 2020-04-29 Stichting IMEC Nederland An ADPLL having a TDC circuit with a dynamically adjustable offset delay

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105353245A (zh) * 2015-11-16 2016-02-24 西安华芯半导体有限公司 一种基于zq管脚的dram ddr校准电路及方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A Delay Locked Loop With a Feedback Edge Combiner of Duty-Cycle Corrector With a 20%-80% Input Duty Cycle for SDRAMs;Ji-Hoon Lim等;《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II:EXPRESS BRIEFS》;20160229;全文 *
A low-power, area-efficient all-digital delay-locked;CHEN HongMing等;《SCIENCE CHINA Information Sciences》;20141231;全文 *

Also Published As

Publication number Publication date
CN106898374A (zh) 2017-06-27

Similar Documents

Publication Publication Date Title
JP5069507B2 (ja) データ入出力ドライバのインピーダンスを調整可能な半導体装置
US7839159B2 (en) ZQ calibration circuit and a semiconductor device including a ZQ calibration circuit
KR100875673B1 (ko) 온 다이 터미네이션 장치 및 이의 캘리브래이션 방법
US9397661B2 (en) On-die termination circuit and on-die termination method
KR101024244B1 (ko) 임피던스 조절 장치
US8710861B2 (en) Semiconductor device and method of adjusting characteristic thereof
US8120381B2 (en) Impedance adjusting device
KR20070035331A (ko) 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
US9859932B2 (en) Receiver circuit and system using the same
US20120092039A1 (en) Impedance code generation circuit and integrated circuit including the same
US20170092348A1 (en) Signaling method using constant reference voltage and devices thereof
US20150280709A1 (en) Semiconductor device
US9317052B1 (en) Semiconductor apparatus with calibration circuit and system including the same
US11206012B2 (en) Calibrating resistance for data drivers
CN110880339B (zh) 用于基于鉴别出的不匹配微调输入缓冲器的设备和方法
CN106486155B (zh) 半导体器件和半导体系统
CN106898374B (zh) 一种用于dram的带vdd自补偿dll反馈电路系统
TW202139594A (zh) 用於維持連續時間線性等化器之增益的電路及方法
Jung et al. A 4.35 Gb/s/pin LPDDR4 I/O interface with multi-VOH level, equalization scheme, and duty-training circuit for mobile applications
US6525570B2 (en) Input/output interfacing circuit, input/output interface, and semiconductor device having input/output interfacing circuit
CN112562753A (zh) 参考电压训练电路以及包括其的半导体设备
KR20130126321A (ko) 집적회로
KR20130070250A (ko) 임피던스 조정 회로
Kim et al. A 4266 Mb/s/pin LPDDR4 interface with an asynchronous feedback CTLE and an adaptive 3-step eye detection algorithm for memory controller
US6429743B2 (en) Signal conversion circuit for stable differential amplification and semiconductor device provided with the same as input buffer

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant