KR20070035331A

KR20070035331A - 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치

Info

Publication number: KR20070035331A
Application number: KR1020050090063A
Authority: KR
Inventors: 김경훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-09-27
Filing date: 2005-09-27
Publication date: 2007-03-30
Also published as: US7323900B2; US20070126466A1; US20080088338A1; US7541831B2; KR100744039B1

Abstract

본 발명은 제조가 완료된 후에도 OCD/ODT 조절을 효과적으로 수행할 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 데이터 입출력패드와 저항값 측정패드; 기준신호를 출력하기 위한 기준신호 생성부; 상기 기준신호와 상기 저항값 측정패드에 인가되는 비교신호를 비교하여 그에 대응하는 조절값을 출력하며, 상기 기준신호와 상기 비교신호가 같을 때까지 조정된 상기 조절값을 출력하는 전압비교부; 상기 조절값에 대응하여 상기 저항값 측정패드에 인가되는 저항값을 조절하기 위한 저항값 측정부; 상기 기준신호와 상기 비교신호가 같을 때 상기 조절값이 출력될수 있도록, 상기 전압비교부를 제어하기 위한 저항값 조절제어부; 및 상기 기준신호의 전압레벨을 제어하기 위한 메모리 장치의 동작셋팅 제어부를 구비하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, OCD, ODT, 출력드라이버.

Description

데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH ABILITY TO MEDIATE IMPEDANCE OF DATA OUTPUT-DRIVER}

도1은 메모리 장치와 칩셋의 데이터 인터페이싱을 나타내는 블럭구성도.

도2는 디디알 메모리 장치에서 JEDEC 스펙에 의해서 OCD 조정 컨트롤을 수행 하는 순서를 나타나는 흐름도.

도3a는 디디알 메모리 장치에서 JEDEC 스펙에 의한 OCD 조정 컨트롤을 수행하는 동작중에서 데이터 출력드라이버의 임피던스를 측정하는 동작을 나타내는 파형도.

도3b는 도3a에 도시된 바와 같이 데이터 출력드라이버의 임피던스를 측정하는 동작시, 어드레스 핀을 통해 입력되는 데이터에 따른 동작 모드를 나타내는 표.

도4a는 디디알 메모리 장치에서 JEDEC 스펙에 의한 OCD 조정 컨트롤을 수행하는 동작중에서 데이터 출력드라이버의 임피던스를 조정하는 동작을 나타내는 파형도.

도4b는 도3b에 도시된 바와 같이 데이터 출력드라이버의 임피던스를 조정하는 동작시, 데이터 핀을 통해 입력되는 데이터에 따른 동작모드를 나타내는 표.

도5는 종래기술에 의해 OCD 조정 컨트롤을 수행하기 위한 블럭구성도.

도6은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.

도7은 도6에 도시된 기준신호 생성부를 나타내는 회로도.

도8은 도6에 도시된 제1 전압비교기를 나타내는 회로도.

도9는 도6에 도시된 제1 코드변환기를 나타내는 회로도.

도10은 도6에 도시된 풀업용 저항값 조절부와 풀다운용 저항값 조절부를 나타내는 회로도.

도11은 본 발명에 따른 OCD/ODT 구현을 하기 위한 방법을 나타내는 블럭구성도.

* 도면의 주요부분에 대한 부호의 설명 *

MP1 ~ MP7 : 피모스트랜지스터

MN1 ~ MN7 : 앤모스트랜지스터

R1 ~ R10 : 저항

T1 ~ T9 : 전송게이트

본 발명은 반도체 집적회로에 관한 것으로서, 특히 반도체 메모리 장치의 데이터 출력 임피던스를 조정하는 회로에 관한 것이다.

반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리 장치 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.

처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.

그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.

디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.

디디알 메모리 장치의 데이터 전송속도를 보다 더 빠르게 하기 위해 여러가지 새로운 개념이 추가되고 있는데, 세계 반도체 표준협회 또는 국제반도체표준협의기구라고 하는 단체인 JEDEC(Joint Electron Device Engineering Council)에서 제안한 디디알Ⅱ 동기식 메모리 장치의 스펙에는 디디알 메모리 장치에서 데이터를 출력하는 출력부의 임피던스(impedance)를 조정할 수 있는 Off Chip Driver(이하 OCD라 함) 조정 컨트롤(calibration control)이라는 개념이 있다.

OCD 조정 컨트롤은 칩셋등의 외부장치에서 데이터를 인터페이싱하는 메모리 장치의 출력드라이브에 흐르는 전압 또는 전류를 측정해서, 출력드라이의 임피던스를 현재 시스템에서 최적이 되도록 조정하는 것을 말한다.

따라서 JEDEC의 디디알Ⅱ 동기식 메모리 장치의 스펙을 만족하기 위해서는 메모리 장치의 출력드라이브에 임피던스를 조정할 수 있는 기능을 추가로 구비해야 한다.

또한 ODT(On Die Termination)라는 것도 있는데, 이것은 온다이 터미네이션이라고 해서 메모리 장치가 보드등에 집적될 때에 데이터 패드쪽 저항값을 조절하여 데이터 신호가 임피던스 불일치 없이 전송될 수 있도록 하는 것이다.

도1은 메모리 장치와 칩셋의 데이터 인터페이싱을 나타내는 블럭구성도이다.

도1을 참조하여 살펴보면, 통상적으로 메모리 장치는 시스템에 적용될 때에 칩셋(chipset)과 데이터 인터페이싱(interfacing)을 하게 되는데, 메모리 장치는 칩셋으로부터 다수의 명령어 입력핀(/CS, /WE, CK, /CK,...)을 통해 명령어신호를 입력받고, 다수의 어드레스신호 입력핀(A0 ~ A15)핀을 통해 어드레스를 입력받으며, 다수의 데이터핀을 통해 데이터를 입.출력시킨다.

또한 디디알 동기식 메모리 장치는 데이터스트로브브신호 입력핀(DQS,/DQS)을 통해 데이터 스트로브 신호와 그 반전신호를 입력받게 되는데, 데이트 스트로브 신호 는 데이터가 입력되는 타이밍동안 클럭킹(Clocking)되어 입력되는 신호이다. 데이터 스트로브 신호는 동기식 메모리 장치가 입력된 데이터를 얼라인시키는데 사용하고, 얼라인된 데이터를 내부코어로 전달하게 된다. 메모리 장치가 데이터를 출력시킬 때에는 내부에서 데이터 스트로브 신호를 생성하여 데이터가 출력되는 타이밍동안 클럭킹되어 출력하게 된다.

도2는 디디알 메모리 장치에서 JEDEC에서 제안한 OCD 조정 컨트롤을 수행 하는 순서를 나타나는 흐름도이다.

JEDEC의 스펙에서 제안된 OCD 조정 컨트롤 동작은 크게 데이터 출력드라이버의 임피던스를 측정하는 동작과 데이터 출력드라이버의 임피던스를 현재의 시스템에 맞게 조정하는 조정하는 동작으로 나누어 진다. 또한 데이터의 출력드라이버는 풀업드라이버와 풀다운드라이버를 구비하고 있기 때문에 임피던스를 측정하는 동작은 하이레벨의 데이터를 출력하는 풀업드라이버의 임피던스를 측정하는 Drive1 모드와 로우레벨의 데이터를 출력하는 풀다운드라이버의 임피던스를 측정하는 Drive0 모드로 나누어서 진행된다.

도2를 참조하여 OCD 조정 컨트롤 동작에 대해 살펴본다.

먼저 동기식 메모리 장치의 EMRS(Extended Mode Register Set) 출력이 Drive1 모드로 되면, 모든 데이터 출력핀(DQ핀)과 데이터 스트로브신호 출력핀(DQS)은 하이레벨을 출력하고, 반전된 데이터 스트로브신호 출력핀(/DQS)은 로우레벨을 출력하게 된다.(10)

여기서 Drive1 모드는 디디알 동기식 메모리 장치의 모든 데이터 출력드라이 버에 구비되는 풀업드라이버에서 하이레벨의 데이터가 출력될 때의 출력임피던스를 측정하는 모드이다. 또한 EMRS 출력 모드는 디디알 동기식 메모리 장치의 여러 동작 상태를 규정해주기 위해 메모리 장치의 내부 레지스터에 설정된 값이 출력되는 모드를 말한다.

이어서 칩셋에서 디디알 동기식 메모리 장치의 각 데이터 출력드라이버에 구비된 풀업드라이버의 임피던스를 측정한다. 측정된 임피던스값이 현재 시스템에 최적화되어 있으면 EMRS 출력값이 Drvie0 모드로 변환되고(16), 최적의 임피던스값과 차이가 있으면 데이터 출력드라이버의 임피던스를 조정하는 조정모드로 진입한다.(12)

조정모드에서는 각 데이터를 입력핀을 통해 4비트의 제어코드가 입력되는 데이를 코딩하여 데이터 출력드라이버의 풀업드라이버의 임피던스를 증가시던지 또는 감소시킨다.(13) 여기서 데이터 출력드라이버의 임피던스를 측정하고, 조정하기 위한 4비트의 코드신호를 출력하는 것은 모두 칩셋이 하게 된다.

풀업드라이버의 임피던스를 조정하는 것은 구동능력이 같은 다수의 풀업용 모스트랜지스터를 병렬로 연결하고 턴온되는 풀업용 모스트랜지스터의 수를 조정함으로서 이루어진다.

이어서 EMRS 출력값이 OCD 조정 컨트롤 모드에서 해제되고(14), 다시 데이터 출력드라이버에 구비된 풀업드라이버의 임피던스를 측정한다.(10, 11)

데이터 출력드라이버에 구비된 풀업드라이버의 임피던스가 최적화되지 않았으면, 전술한 조정과정을 다시 거치게 되어 풀업드라이버가 최적의 임피던스를 갖 도록 조정된다.

데이터 출력드라이버의 풀업드라이버에 대한 임피던스의 측정 및 조정이 끝나면 EMRS 출력값이 Drive0 모드로 된다. Drive0 모드에서는 Drive1모드에서와 같은 방법으로 모든 데이터의 출력드라이버에서 로우레벨이 출력되도록 한 다음 출력드라이버의 풀다운드라이버의 임피던스를 측정하고, 측정된 임피던스가 최적의 임피던스 값을 값도록 조정하게 된다.(16,17,18,19) 조정이 끝나면 OCD 조정 컨트롤 모드가 해제된다.(21)

도3a는 디디알 메모리 장치에서 JEDEC 스펙에 의한 OCD 조정 컨트롤을 수행하는 동작중에서 데이터 출력드라이버의 임피던스를 측정하는 동작을 나타내는 파형도이다. 도3b는 도3a에 도시된 데이터 출력드라이버의 임피던스를 측정하는 동작시, 어드레스 핀을 통해 입력되는 데이터에 따른 동작 모드를 나타내는 표이다.

이하에서는 도3a와 도3b를 참조하여 JEDEC 스펙에 따라 디디알 메모리 장치의 OCD 조정 컨트롤 동작에서 동기식 메모리 장치의 출력드라이버의 임피던스를 측정하는 동작을 자세히 설명한다.

먼저 칩셋에서 디디알 동기식 메모리 장치로 EMRS 출력모드가 Drive0 또는 Drive1 모드로 되도록 제어신호를 보낸다.

이때 제어신호는 디디알 동기식 메모리 장치의 어드레스핀(A7 ~ A9)을 통해 3비트의 신호로 입력되는 데, 입력되는 신호의 종류에 따른 동작상태는 도3b에 도시되어 있다. 예를 들어 어드레스핀(A7 ~ A9)으로 001이 입력되면 Drive1 모드가 되고, 010이 입력되면 Drive0 모드가 되며, 100이 입력되면 조정모드로 된다. 여기 서 111로 입력되면 디디알 동기식 메모리 장치의 출력드라이버는 기본 임피던스값을 유지하게 된다.

Drive1 모드에서는 디디알 동기식 메모리 장치의 모든 데이터 출력드라이버에서 하이레벨이 출력되도록 하여, 데이터 출력드라이버의 풀업드라이버의 임피던스값을 측정한다.

Drvie0 모드에서는 디디알 동기식 메모리 장치의 모든 데이터 출력드라이버에서 로우레벨이 출력되도록 하여, 데이터 출력드라이버의 풀다운드라이버의 임피던스값을 측정한다.

도4a는 디디알 메모리 장치에서 JEDEC 스펙에 의한 OCD 조정 컨트롤을 수행하는 동작중에서 데이터 출력드라이버의 임피던스를 조정하는 동작을 나타내는 파형도이다. 도4b는 도3b에 도시된 데이터 출력드라이버의 임피던스를 조정하는 동작시, 데이터 핀을 통해 입력되는 데이터에 따른 동작모드를 나타내는 표이다.

이하에서는 도4a와 도4b를 참조하여 JEDEC 스펙에 따라 디디알 메모리 장치의 OCD 조정 컨트롤 동작에서 동기식 메모리 장치의 출력드라이버의 임피던스를 조정하는 동작을 설명한다.

임피던스를 조정하기 위한 모드로 진입한 다음, 칩셋에서는 데이터 출력드라이버의 임피던스값을 조정하기 위해 4비트의 코드신호(DT0 ~ DT3)를 데이터입력핀을 통해 입력시킨다.

도4b에 도시된 표에는 입력된 OCD 제어신호에 따라 디디알 동기식 메모리 장치가 데이터 출력드라이버의 임피던스를 조정하는 동작이 나타나 있다.

데이터 출력드라이버의 임피던스 조정은 각각 풀업드라이버와 풀다운드라이버에 다수의 모스트랜지스터를 병렬로 연결하고, 기본적으로 일정한 수의 모스트랜지스터를 턴온시킨 다음, OCD 제어코드에 따라 턴온되는 모스트랜지스터의 수를 조정함으로서 이루어진다.

예를 들어 코드신호가 1000이면 데이터 출력드라이버의 풀다운 드라이버에서 턴온되는 모스트랜지스터를 하나 더 감소시키고, 코드신호가 1001이면 풀업드라이버에서 턴온되는 모스트랜지스터를 하나 더 증가시키고 풀다운드라이버에서 턴온되는 모스트랜지스터를 하나 더 감소시키는 것이다.

4비트의 제어코드를 입력받아 데이터 출력드라이버의 풀다운 드라이버와 풀업드라이버에서 턴온되는 모스트랜지스터의 수를 조정하고 나면, OCD 조정모드가 해제된다.

이전까지 개발된 동기식 메모리 장치에서는 데이터 출력드라이버의 임피던스를 조정하는 구성이 없었으나, 최근 개발되기 시작한 디디알 동기식 메모리 장치에서는 데이터 출력드라이버의 임피던스를 스텝화하여 제어할 수 있게 되었다. 이를 위해서는 이전에 없던 OCD 조정동작을 할 수 있는 새로운 회로가 필요하다.

이상에서 살펴본 것을 DDR2 스펙에 의해 OCD를 구현하는 방법에 관한 것이다. DDR3 스펙에서는 ZQ PAD라는 저항값을 측정하기 위한 전용 패드를 따로 구비하여, 동작상태에 대해 감지하여 데이터 입출력패드에 최적의 저항값을 적용하고 있다.

도5는 종래기술에 의해 OCD 조정 컨트롤을 수행하기 위한 블럭구성도로서, 특히 DDR3의 스펙에서 논의 되고 있는 OCD 조정 컨트롤을 수행하기 위한 블럭구성도이다. 이하에서는 도5를 참조하여 어떻게 OCD 조정 컨트롤을 수행했는지 살펴본다.

먼저 제1 풀업용 저항값 측정부에서는 병렬연결된 다수의 피모스트랜지스터를 구비하여 일정한 갯수의 피모스트랜지스터를 턴온시켜 놓는다.

기준신호 생성부에서는 1/2 VDD 레벨을 가지는 기준신호(Vref1)을 출력하고, 제1 전압비교기에서는 OCD의 제어부에 제어되어 테스트패드(ZQ PAD)에 인가되는 비교신호(Vzq)과 기준신호(Vref1)의 전압을 비교한다.

비교된 값에 대응하여 제1 코드변환기에서는 디코딩된 값을 제1 풀업용 저항값 측정부로 출력한다.

만약 기준신호(Vref1)의 레벨이 비교신호(Vzq)보다 높게 되면, 제1 풀업용 저항값 측정부에 턴온되는 피모스트랜지스터의 수를 증가시켜 주어 테스트패드(ZQ PAD)에 인가되는 저항값을 줄여준다. 만약 기준신호(Vref1)의 레벨이 비교신호(Vzq)보다 낮게 되면, 제1 풀업용 저항값 측정부에 턴온되는 피모스트랜지스터의 수를 감소시켜 주어 테스트패드(ZQ PAD)에 인가되는 저항값을 증가시켜 준다.

따라서 기준신호의 레벨에 따라 테스트패드(ZQ PAD)에 인가되는 저항값을 조절할 수 있게 되는 것이다.

제1 전압비교기에서 두 입력전압의 값이 같게 되면, 이에 대응하여 제1 코드 변환기에서 출력되는 디코딩된 값으로 제1 풀업용 저항값 조절부에서 출력되는 저항값이 정해진다.

제1 풀업용 저항값 조절부도 다수의 피모스트랜지스터를 병렬로 구비하여 제1 코드 변환기에서 출력되는 디코딩값에 의해서 턴온되는 피모스트랜지스터의 수를 조절하게 된다.

이렇게 해서 데이터 입출력패드(DQ PAD)가 풀업될 때의 출력저항을 정하게 된다.

마찬가지 방법으로 풀다운쪽의 저항값도 조절하게 되는데, 이 경우에는 이미 조절된 풀업쪽 저항값을 풀다운쪽과 연결하여 조절하게 된다.

최종적으로 제1 풀업용 저항값 측정부에 지정된 값과 같은 값으로 제2 풀업용 저항값 측정부에 구비된 병렬연결된 피모스트랜지스터중 턴온되는 피모스트랜지스터의 수를 정한다.

이어서 제2 전압비교기에서는 비교신호(Vzq1)과, 1/2VDD레벨을 가지는 기준신호(Vref2)을 비교하여 만약 기준신호(Vref2)의 레벨이 비교신호(Vzq1)보다 높게 되면, 풀다운용 저항값 측정부에서 턴온되는 앤모스트랜지스터의 수를 증가시켜 주어 풀다운시의 저항값을 줄여준다. 만약 기준신호(Vref1)의 레벨이 비교신호(Vzq)보다 낮게 되면, 풀다운용 저항값 측정부에서 턴온되는 앤모스트랜지스터의 수를 감소시켜 주어 저항값을 증가시켜 준다.

제2 전압비교기에서 최종적으로 두 입력값의 전압값이 같아지면, 그에 대응하여 제2 코드변환기에서는 디코딩된 값을 제1 풀다운용 저항값 조절부로 출력하게 된다.

제1 풀다운용 저항값 조절부는 입력되는 디코딩된 값에 따라 병렬연결로 다 수 구비된 풀다운용 앤모스트랜지스터중 턴온되는 앤모스트랜지스터의 수를 정해준다.

이렇게 조절하게 되면, 데이터 입출력패드(DQ PAD)에 인가되는 저항값을 풀다운시와 풀업시 모두 원하는 바대로 조절할 수 있게 되는 것이다.

한편, 전술한 바대로 OCD 조절을 하고, 최종적으로 제조완료된 반도체 메모리 장치가 여러 문제로 인해 데이터 입출력패드(DQ PAD)에 인가되는 저항값이 변하게 되는 경우가 있다.

또한, 메모리 장치를 특별한 시스템에 적용하는 경우에 데이터 입출력패드(DQ PAD)에 인가되는 저항값을 조절해야 될 필요가 있다.

이런 경우에는 EMRS 제어부에서 출력되는 제어신호에 따라 제2 풀업용 저항값 조절부와 제2 풀다운용 저항값 조절부에 각각 구비되는 병렬연결된 풀다운용 피모스트랜직스터와 풀다운용 앤모스트랜지스터의 수를 조절하여 데이터 입출력패드(DQ PAD)에 인가되는 저항값이 변하게 한다.

그러나 이 경우에는 각각 병렬적으로 풀다운용 저항값과 풀업용 저항값을 조절하게 됨으로서, 이전과 같은 정밀한 값을 조정할 수 없으며, 또한 데이터 입출력패드(DQ PAD)에 인가되는 저항값을 줄일 수 없다.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 제조가 완료된 후에도 OCD/ODT 조절을 효과적으로 수행할 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 데이터 입출력패드와 저항값 측정패드; 제1 기준신호와 제2 기준신호를 출력하기 위한 기준신호 생성부; 상기 제1 기준신호와 상기 저항값 측정패드에 인가되는 제1 비교신호를 비교하여 그에 대응하는 제1 조절값을 출력하며, 상기 제1 기준신호와 상기 제1 비교신호가 같을 때까지 상기 제1 조절값을 출력하는 제1 전압비교부; 상기 제1 조절값에 대응하여 상기 저항값 측정패드에 인가되는 풀업신호용 저항값을 조절하기 위한 제1 풀업용 저항값 측정부; 상기 제1 기준신호와 상기 제1 비교신호가 같을 때 출력되는 상기 제1 조절값에 대응하여 제2 비교신호를 제공하기 위한 제2 풀업용 저항값 측정부; 상기 제2 기준신호와 상기 제2 비교신호를 비교하여 그에 대응하는 제2 조절값을 출력하며, 상기 제2 기준신호와 상기 제2 비교신호가 같을 때까지 상기 제2 조절값을 출력하는 제2 전압비교부; 상기 제1 기준신호와 상기 제1 비교신호가 같을 때 출력되는 상기 제1 조절값에 대응하여 상기 데이터 입출력패드의 풀업신호용 저항값을 조절하기 위한 풀업용 저항값 조절부; 상기 제2 기준신호와 상기 제2 비교신호가 같을 때 출력되는 상기 제2 조절값에 대응하여 상기 데이터 입출력패드의 풀다운신호용 저항값을 조절하기 위한 풀다운용 저항값 조절부; 상기 제1 기준신호와 상기 제1 비교신호가 같을 때 상기 제1 조절값이 출력되고, 상기 제2 기준신호와 상기 제2 비교신호가 같을 때 상기 제2 조절값을 출력시킬 수 있도록, 상기 제1 및 제2 전압비교부를 제어하기 위한 저항 값 조절제어부; 및 상기 제1 기준신호와 상기 제2 기준신호의 전압레벨을 제어하기 위한 메모리 장치의 동작셋팅 제어부를 구비하는 반도체 메모리 장치를 제공한다.

또한 본 발명은 데이터 입출력패드와 저항값 측정패드; 기준신호를 출력하기 위한 기준신호 생성부; 상기 기준신호와 상기 저항값 측정패드에 인가되는 비교신호를 비교하여 그에 대응하는 조절값을 출력하며, 상기 기준신호와 상기 비교신호가 같을 때까지 조정된 상기 조절값을 출력하는 전압비교부; 상기 조절값에 대응하여 상기 저항값 측정패드에 인가되는 저항값을 조절하기 위한 저항값 측정부; 상기 기준신호와 상기 비교신호가 같을 때 상기 조절값이 출력될수 있도록, 상기 전압비교부를 제어하기 위한 저항값 조절제어부; 및 상기 기준신호의 전압레벨을 제어하기 위한 메모리 장치의 동작셋팅 제어부를 구비하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도6은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.

도6을 참조하여 살펴보면, 데이터 입출력패드(DQPAD)와 저항값 측정패드(ZQ PAD)와, 제1 기준신호(Vref1)과 제2 기준신호(Vref2)을 출력하기 위한 기준신호 생성부(100)와, 제1 기준신호(Vref1)과 저항값 측정패드에 인가되는 제1 비교신호 (Vzq)을 비교하여 그에 대응하는 제1 조절값을 출력하며, 제1 기준신호(Vref1)과 제1 비교신호(Vzq)이 같을 때까지 제1 조절값을 출력하는 제1 전압비교부(200,300)와, 제1 조절값에 대응하여 저항값 측정패드(ZQ PAD)에 인가되는 풀업신호용 저항값을 조절하기 위한 제1 풀업용 저항값 측정부와, 제1 기준신호(Vref1)과 제1 비교신호(Vzq)이 같을 때 출력되는 제1 조절값에 대응하여 제2 비교신호(Vzq1)을 제공하기 위한 제2 풀업용 저항값 측정부와, 제2 기준신호(Vref2)과 제2 비교신호(Vzq1)을 비교하여 그에 대응하는 제2 조절값을 출력하며, 제2 기준신호(Vref2)과 제2 비교신호(Vzq1)이 같을 때까지 제2 조절값을 출력하는 제2 전압비교부(제2 전압비교기와 제2 코드변환기)와, 제1 기준신호(Vref1)과 제1 비교신호(Vzq)이 같을 때 출력되는 제1 조절값에 대응하여 데이터 입출력패드(DQ PAD)의 풀업신호용 저항값을 조절하기 위한 풀업용 저항값 조절부(400)와, 제2 기준신호(Vref2)과 제2 비교신호(Vzq1)이 같을 때까지 제2 조절값에 대응하여 데이터 입출력패드의 풀다운신호용 저항값을 조절하기 위한 풀다운용 저항값 조절부(500)와, 제1 기준신호와 상기 제1 비교신호가 같을 때 제1 조절값이 출력되고, 제2 기준신호와 상기 제2 비교신호가 같을 때 제2 조절값을 출력시킬 수 있도록, 제1 및 제2 전압비교부를 제어하기 위한 저항값 조절제어부(EMRS 제어부)와, 제1 기준신호(Vref1)과 제2 기준신호(Vref2)의 전압레벨을 제어하기 위한 메모리 장치의 동작셋팅 제어부(EMRS 제어부)를 구비한다.

제1 전압비교부(200,300)는 제1 기준신호(Vref1)과 저항값 측정패드(ZQ PAD)에 인가되는 제1 비교신호(Vzq)을 비교하기 위한 제1 전압비교기(200)와, 제1 전압 비교기의 출력결과에 대응하는 디코딩된 값을 제1 조절값으로 제공하기 위한 제1 코드변환기(300)를 구비한다.

또한, 제2 전압비교부는 제2 기준신호와 제2 비교신호를 비교하기 위한 제2 전압비교기와, 제2 전압비교기의 출력결과에 대응하는 디코딩된 값을 제2 조절값으로 제공하기 위한 제2 코드변환기를 구비한다.

도7은 도6에 도시된 기준신호 생성부를 나타내는 회로도이다.

도7을 참조하여 살펴보면, 기준신호 생성부(100)는 전원전압과 접지전압 사이에 직렬연결된 다수의 저항(R1 ~ R10)과, 메모리 장치의 동작셋팅 제어부(EMRS제어부)의 제어에 의해 선택적으로 턴온되며, 다수의 저항에 의해 분배된 다수의 전압을 각각 전달하기 위한 다수의 전송게이트(T1 ~ T9)와, 다수의 전송게이트중 임의로 턴온되는 하나에 의해 출력되는 분배된 전압을 제2 기준신호(Vref2)으로 제공하기 위한 출력단과, 다수의 저항에 의해 분배된 전압중 1/2 전원전압 레벨로 출력되는 분배전압을 제1 기준신호(Vref1)으로 제공하는 것을 특징으로 한다.

도8은 도6에 도시된 제1 전압비교기를 나타내는 회로도이다.

도8을 참조하여 살펴보면, 본 실시예에 따른 제1 전압비교기(100)는 전원전압(VDD)에 일측이 접속되고, 타측과 게이트가 같이 접속된 다이오드형 피모스트랜지스터\(MP1)와, 피모스트랜지스터(MP1)의 게이트가 같은 단에 접속되어 전류미러를 형성하는 피모스랜지스터(MP2)와, 게이트가 제1 비교신호(Vzq)을 인가받고, 일측이 피모스트랜지스터(MP1)의 타측에 접속된 앤모스트랜지스터(MN2)와, 게이트가 제1 기준신호(Vref1)을 인가받고, 일측이 피모스트랜지스터(MP2)의 타측에 접속된 앤모스트랜지스터(MN3)와, 일측이 앤모스트랜지스터(MN2,MN3)의 타측에 공통접속되고, 타측이 접지전압에 접속되며, 게이트로 바이어스 전압(Bias)을 인가받아 전류원을 형성하는 앤모스트랜지스터(MN1)와, 앤모스트랜지스터(MN3)의 일측단에 인가된 신호를 버퍼링하여 비교결과값으로 출력하기 위한 버퍼(I1,I2)를 구비한다.

도6에 도시된 제2 전압비교기도 제1 전압비교기와 같은 구성을 가지고 있으며, 단지 입력전압으로 제2 비교신호과 제2 기준신호를 입력받는 것이 다른 뿐이라, 그에 관한 회로도의 표시는 생략하였다.

도9는 도6에 도시된 제1 코드변환기를 나타내는 회로도이다.

도9를 참조하여 살펴보면, 제1 코드변환기는 다수의 D형 플립플롭과 다수의 멀티플렉스와 낸드게이트를 이용하여 입력되는 조절신호(Up)에 응답하여 클럭에 동기된 디코딩된 신호(Sel0 ~ Sel4)를 출력한다.

풀업용을 위한 제1 코드변환기와 풀다운용을 위한 제2 코드변환기가 같은 구성을 하고 있기 때문에 여기서는 하나만 표시하였으며, 제1 코드변환기에서 출력되는 디코딩된 신호는 디코딩된 신호(PSel0 ~ PSel4)이고, 제2 코드변환기에서 출력되는 디코딩된 신호는 디코딩된 신호(NSel0 ~ NSel4)이다.

도10은 도6에 도시된 풀업용 저항값 조절부와 풀다운용 저항값 조절부를 나타내는 회로도이다.

도10을 참조하여 살펴보면, 풀업용 저항값 조절부(400)는 일측으로는 제1 코드변환기에서 출력되는 디코딩된 값(PSel0 ~ PSel4)중 하나를 각각 입력받고, 타측으로는 메모리 장치의 코어회로에서 제공되는 데이터 신호(UP_D)를 입력받는 다수 의 낸드게이트(ND3 ~ ND6)와, 다수의 낸드게이트(ND3 ~ ND6)에 각각 대응하며, 대응하는 낸드게이트의 출력에 따라 데이터 입출력패드(DQ PAD)를 풀업시키기 위한 다수의 풀업용 피모스트랜지스터(MP3 ~ MP7)를 구비한다.

또한, 풀다운용 저항값 조절부(500)는 일측으로는 제2 코드변환기에서 출력되는 디코딩된 값(NSel0 ~ NSel4)중 하나를 각각 입력받고, 타측으로는 메모리 장치의 코어회로에서 제공되는 데이터 신호를 입력받는 다수의 노어게이트(NOR1 ~ NOR5)와, 다수의 노어게이트(NOR1 ~ NOR5)에 각각 대응하며, 대응하는 노어게이트의 출력에 따라 데이터 입출력패드(DQ PAD)를 풀다운시키기 위한 다수의 풀다운용 앤모스트랜지스터(MN4 ~ MN8)를 구비한다.

도11은 본 발명에 따른 OCD/ODT 구현을 하기 위한 방법을 나타내는 블럭 구성도이다. 이하에서는 도6 내지 도11을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작을 살펴본다.

EMRS 셋팅 동작중 OCD 제어모드에 진입하게 되면, 메모리 장치의 동작셋팅 제어부인 EMRS 제어부에서 제어되는 바에 따라 기준신호 생성부에서 제공되는 기준신호의 레벨이 정해진다.

기준신호 생성부에서는 직렬연결되어 다수 구비된 저항에 의해 분배된 전압중 하나를 전송게이트를 통해 제1 전압비교기로 출력하게 된다. 기준신호(Vref1)은 40옴을 기준으로 20 ~ 60옴까지 5옴 단위로 조절할수 있게 구성하였는데, 이는 메모리 장치가 적용되는 스펙에 따라 다르게 정해질 수 있다.

한편, 제1 풀업용 저항값 측정부에서는 병렬연결된 다수의 피모스트랜지스터 를 구비하여 일정한 갯수의 피모스트랜지스터를 턴온시켜 놓는다.

제1 전압비교기에서는 OCD의 제어부에 제어되어 테스트패드(ZQ PAD)에 인가되는 비교신호(Vzq)과 기준신호(Vref1)의 전압을 비교한다.

비교된 값에 대응하여 제1 코드변환기에서는 디코딩된 값을 제1 풀업용 저항값 측정부로 출력한다. 제1 코드변환기는 제1 전압비교기에서 출력되는 신호(Up)에 응답하여 하이레벨로 출력하는 신호의 수를 정하여 풀업용 저항값 조절부와 제1 풀업용 저항값 측정부로 출력하게 된다.

제1 풀다운용 저항값 조절부는 입력되는 디코딩된 값에 따라 병렬연결로 다수 구비된 풀다운용 앤모스트랜지스터중 턴온되는 앤모스트랜지스터의 수를 정해준다.

이렇게 조절하게 되면, 데이터 입출력패드(DQ PAD)에 인가되는 저항값을 풀 다운시와 풀업시 모두 원하는 바대로 조절할 수 있게 되는 것이다.

이상에서 살펴본 본 실시예에 따른 반도체 메모리 장치는 OCD/ODT 조절을 위한 회로를 구현하는 것인데, 가장 큰 특징은 메모리 장치의 동작셋팅 제어부인 EMRS 제어부에서 제어되는 바에 의해 기준신호 생성부에서 생성되어 출력되는 기준신호의 레벨을 조절할 수 있다는 것이다.

이렇게 기준신호레벨을 EMRS 제어부에서 제어하도록 함으로서, 종래에서 문제가 되었던 데이터 입출력패드의 출력저항을 쉽게 제어할 수 있게 된다.

예를 들어 기본적으로 셋팅된 OCD 조절을 위한의 저항값이 40옴이며, 외부에 데이터 입출력패드에 인가되는 저항값도 40옴이라고 하자. 이 때 적용되는 시스템의 특성상 데이터 입출력패드에 인가되는 저항값을 30옴으로 바꾸려고 하면, EMRS 제어부에 의해 기준신호 생성부(100)에서 출력되는 기준신호의 레벨을 조정해주면 쉽게 저항값을 조절할 수 있게 된다.

먼저 제1 기준신호(Vref1)을 4/7VDD 로 출력하게 하여 풀업시의 저항값을 조절한 다음(이 경우에 외부저항이 40옴이라 하더라도 내부 OCD 저항값은 30옴이 되도록 조정된다.), 제2 기준신호(Vref2)을 1/2 VDD로 출력하게 하여 풀다운시의 저항값을 조절하면 되는 것이다.

따라서 종래기술의 회로처럼 풀업 및 풀다운 저항 조절부를 2개씩 구비할 필요없이(도5 참고), 간편하게 데이터 입출력패드에 인가되는 저항값을 조절할 수 있는 것이다. 즉, EMRS 셋팅으로만 쉽우면서도 정확하게 데이터 입출력패드의 저항값을 조절할 수 있게 되는 것이다.

또한 전술한 실시예에서는 OCD의 경우에 대하여 설명하였으나, ODT의 경우도 데이터 입출력패드의 터미네이션 저항값을 조절하는 경우이기 때문에 위해서 설명한 경우와 마찬가지로 실행하면 쉽게 ODT의 값을 정해줄 수 있게 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예를 들어 기준신호 생성부에서 출력되는 기준신호를 하나로 하여, 출력되는 기준신호이 제1 전압비교기에 입력되는 경우와 제2 전압비교기에 입력되는 경우 서로 다른 전압레벨을 가지도록 회로를 구성할 수 있다.

본 발명에 의해 OCD/ODT의 조절을 메모리 장치에 적용할 때에 쉽게 EMRS의 제어만으로 데이터 입출력패드의 저항값을 조절할 수 있다.

또한, EMRS의 조절만으로 데이터 입출력패드의 저항값을 조절할 수 있기 때문에, 메모리 장치가 적용되는 시스템에 따라 예정된 저항값 보다 높게 조정하거나 낮게 조정하는 것을 간편하면서도 정확하게 할 수 있게 되었다.

Claims

데이터 입출력패드와 저항값 측정패드;

제1 기준신호와 제2 기준신호를 출력하기 위한 기준신호 생성부;

상기 제1 기준신호와 상기 저항값 측정패드에 인가되는 제1 비교신호를 비교하여 그에 대응하는 제1 조절값을 출력하며, 상기 제1 기준신호와 상기 제1 비교신호가 같을 때까지 상기 제1 조절값을 출력하는 제1 전압비교부;

상기 제1 조절값에 대응하여 상기 저항값 측정패드에 인가되는 풀업신호용 저항값을 조절하기 위한 제1 풀업용 저항값 측정부;

상기 제1 기준신호와 상기 제1 비교신호가 같을 때 출력되는 상기 제1 조절값에 대응하여 제2 비교신호를 제공하기 위한 제2 풀업용 저항값 측정부;

상기 제2 기준신호와 상기 제2 비교신호를 비교하여 그에 대응하는 제2 조절값을 출력하며, 상기 제2 기준신호와 상기 제2 비교신호가 같을 때까지 상기 제2 조절값을 출력하는 제2 전압비교부;

상기 제1 기준신호와 상기 제1 비교신호가 같을 때 출력되는 상기 제1 조절값에 대응하여 상기 데이터 입출력패드의 풀업신호용 저항값을 조절하기 위한 풀업용 저항값 조절부;

상기 제2 기준신호와 상기 제2 비교신호가 같을 때 출력되는 상기 제2 조절값에 대응하여 상기 데이터 입출력패드의 풀다운신호용 저항값을 조절하기 위한 풀다운용 저항값 조절부;

상기 제1 기준신호와 상기 제1 비교신호가 같을 때 상기 제1 조절값이 출력되고, 상기 제2 기준신호와 상기 제2 비교신호가 같을 때 상기 제2 조절값을 출력시킬 수 있도록, 상기 제1 및 제2 전압비교부를 제어하기 위한 저항값 조절제어부; 및

상기 제1 기준신호와 상기 제2 기준신호의 전압레벨을 제어하기 위한 메모리 장치의 동작셋팅 제어부

를 구비하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제1 전압비교부는

상기 제1 기준신호와 상기 저항값 측정패드에 인가되는 제1 비교신호를 비교하기 위한 제1 전압비교기; 및

상기 제1 전압비교기의 출력결과에 대응하는 디코딩된 값을 상기 제1 조절값으로 제공하기 위한 제1 코드변환기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 제2 전압비교부는

상기 제2 기준신호와 상기 제2 비교신호를 비교하기 위한 제2 전압비교기; 및

상기 제2 전압비교기의 출력결과에 대응하는 디코딩된 값을 상기 제2 조절값으로 제공하기 위한 제2 코드변환기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 3 항에 있어서,

상기 기준신호 생성부는

전원전압과 접지전압 사이에 직렬연결된 다수의 저항;

상기 메모리 장치의 동작셋팅 제어부의 제어에 의해 선택적으로 턴온되며, 상기 다수의 저항에 의해 분배된 다수의 전압을 각각 전달하기 위한 다수의 전송게이트; 및

상기 다수의 전송게이트중 임의로 턴온되는 하나에 의해 출력되는 분배된 전압을 상기 제2 기준신호으로 제공하기 위한 출력단을 구비하고,

상기 다수의 저항에 의해 분배된 전압중 1/2 전원전압 레벨로 출력되는 분배전압을 상기 제1 기준신호으로 제공하는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 제1 전압비교기는

전원전압에 일측이 접속되고, 타측과 게이트가 같이 접속된 다이오드형 제1 피모스트랜지스터;

상기 제1 피모스트랜지스터의 게이트가 같은 단에 접속되어 전류미러를 형성하는 제2 피모스랜지스터;

게이트가 상기 제1 비교신호를 인가받고, 일측이 상기 제1 피모스트랜지스터의 타측에 접속된 제1 앤모스트랜지스터;

게이트가 상기 제1 기준신호를 인가받고, 일측이 상기 제2 피모스트랜지스터의 타측에 접속된 제2 앤모스트랜지스터;

일측이 상기 제1 및 제2 앤모스트랜지스터의 타측에 공통접속되고, 타측이 접지전압에 접속되며, 게이트로 바이어스 전압을 인가받아 전류원을 형성하는 제3 앤모스트랜지스터; 및

상기 제2 앤모스트랜지스터의 일측단에 인가된 신호를 버퍼링하여 비교결과값으로 출력하기 위한 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 풀업용 저항값 조절부는

일측으로는 상기 제1 코드변환기에서 출력되는 디코딩된 값중 하나를 각각 입력받고, 타측으로는 메모리 장치의 코어회로에서 제공되는 데이터 신호를 입력받 는 다수의 낸드게이트; 및

상기 다수의 낸드게이트에 각각 대응하며, 대응하는 낸드게이트의 출력에 따라 상기 데이터 입출력패드를 풀업시키기 위한 다수의 풀업용 피모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 풀다운용 저항값 조절부는

일측으로는 상기 제2 코드변환기에서 출력되는 디코딩된 값중 하나를 각각 입력받고, 타측으로는 메모리 장치의 코어회로에서 제공되는 데이터 신호를 입력받는 다수의 노어게이트; 및

상기 다수의 노어게이트에 각각 대응하며, 대응하는 노어게이트의 출력에 따라 상기 데이터 입출력패드를 풀다운시키기 위한 다수의 풀다운용 앤모스트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
데이터 입출력패드와 저항값 측정패드;

기준신호를 출력하기 위한 기준신호 생성부;

상기 기준신호와 상기 저항값 측정패드에 인가되는 비교신호를 비교하여 그에 대응하는 조절값을 출력하며, 상기 기준신호와 상기 비교신호가 같을 때까지 조 정된 상기 조절값을 출력하는 전압비교부;

상기 조절값에 대응하여 상기 저항값 측정패드에 인가되는 저항값을 조절하여 상기 비교신호를 조절하기 위한 저항값 측정부;

상기 기준신호와 상기 비교신호가 같을 때의 상기 조절값에 대응하는 저항값을 상기 데이터 입출력패드가 가질 수 있도록 하는 저항값조절부;

상기 기준신호와 상기 비교신호가 같을 때 상기 조절값이 출력될수 있도록, 상기 전압비교부를 제어하기 위한 저항값 조절제어부; 및

상기 기준신호의 전압레벨을 제어하기 위한 메모리 장치의 동작셋팅 제어부

를 구비하는 반도체 메모리 장치.