JPH11163691A - デューティ補正回路 - Google Patents
デューティ補正回路Info
- Publication number
- JPH11163691A JPH11163691A JP9328075A JP32807597A JPH11163691A JP H11163691 A JPH11163691 A JP H11163691A JP 9328075 A JP9328075 A JP 9328075A JP 32807597 A JP32807597 A JP 32807597A JP H11163691 A JPH11163691 A JP H11163691A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- correction circuit
- input data
- ring oscillator
- duty
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】低周波数を扱う場合に低面積で実現できるデュ
ーティ補正回路を提供することを目的とする。 【解決手段】入力データがハイレベル時に発振するリン
グオシレータと、前記入力データがロウレベル時に前記
リングオシレータと同じ周波数で発振するリングオシレ
ータと、前記２つのリングオシレータの出力パルス数を
それぞれカウントする２つのカウンタ回路と、前記２つ
のカウンタ回路のカウンタ値を比較する比較回路と、前
記比較回路の出力より前記入力データのデューティを補
正する補正回路から構成されるデューティ補正回路。 【効果】１周期分のディレイ回路と記憶素子を省くこと
ができ、低周波数のデューティ補正回路において従来例
より低面積で実現でき、半導体集積回路に搭載する場合
にチップ面積を小さくでき、低コスト化できるという効
果がある。
ーティ補正回路を提供することを目的とする。 【解決手段】入力データがハイレベル時に発振するリン
グオシレータと、前記入力データがロウレベル時に前記
リングオシレータと同じ周波数で発振するリングオシレ
ータと、前記２つのリングオシレータの出力パルス数を
それぞれカウントする２つのカウンタ回路と、前記２つ
のカウンタ回路のカウンタ値を比較する比較回路と、前
記比較回路の出力より前記入力データのデューティを補
正する補正回路から構成されるデューティ補正回路。 【効果】１周期分のディレイ回路と記憶素子を省くこと
ができ、低周波数のデューティ補正回路において従来例
より低面積で実現でき、半導体集積回路に搭載する場合
にチップ面積を小さくでき、低コスト化できるという効
果がある。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路な
どで実現されるデューティ補正回路に関する。
どで実現されるデューティ補正回路に関する。
【０００２】
【従来の技術】近年、デューティ補正回路は、ＰＬＬに
代表されるようにデータを一定量ディレイさせて調整す
る方法が用いられている。
代表されるようにデータを一定量ディレイさせて調整す
る方法が用いられている。
【０００３】このようなデューティ補正回路の構成とし
ては、特開平０７−２５３４４５号公報に記載されてい
る。図５は、従来例の回路の構成例である。図６は、図
５の動作を示すタイミング波形図の一例である。以下、
図５、図６を用いて説明する。データ入力Ｄを、データ
の１周期の１／Ｎをディレイさせるデータディレイ部を
Ｎ個以上直列に接続した回路に入力し、夫々のデータデ
ィレイ部の出力より、１／Ｎ、２／Ｎ，３／Ｎ，・・づ
つ位相をずらしたデータＤ１、Ｄ２、Ｄ３、・・を作
り、データ入力Ｄの立ち上がりエッジにてＤ１、Ｄ２、
Ｄ３、・・を記憶素子に記憶する。これらの記憶素子の
データがロウレベルの個数よりデータ入力Ｄのロウレベ
ルのパルス幅を、ハイレベルの個数よりハイレベルのパ
ルス幅をそれぞれ検出する。ＤＳは、ハイレベルの記憶
素子とロウレベルの記憶素子との個数の差の１／２×
（データの１周期の１／Ｎ）をディレイさせるデータデ
ィレイ部の出力で、補正回路に入力される。ハイレベル
の記憶素子の個数がロウレベルの記憶素子の個数より多
い場合は、ＤＳとデータ入力Ｄの論理積が出力され、ハ
イレベルの記憶素子の個数がロウレベルの記憶素子の個
数より少ない場合は、ＤＳとデータ入力Ｄの論理和が出
力される。
ては、特開平０７−２５３４４５号公報に記載されてい
る。図５は、従来例の回路の構成例である。図６は、図
５の動作を示すタイミング波形図の一例である。以下、
図５、図６を用いて説明する。データ入力Ｄを、データ
の１周期の１／Ｎをディレイさせるデータディレイ部を
Ｎ個以上直列に接続した回路に入力し、夫々のデータデ
ィレイ部の出力より、１／Ｎ、２／Ｎ，３／Ｎ，・・づ
つ位相をずらしたデータＤ１、Ｄ２、Ｄ３、・・を作
り、データ入力Ｄの立ち上がりエッジにてＤ１、Ｄ２、
Ｄ３、・・を記憶素子に記憶する。これらの記憶素子の
データがロウレベルの個数よりデータ入力Ｄのロウレベ
ルのパルス幅を、ハイレベルの個数よりハイレベルのパ
ルス幅をそれぞれ検出する。ＤＳは、ハイレベルの記憶
素子とロウレベルの記憶素子との個数の差の１／２×
（データの１周期の１／Ｎ）をディレイさせるデータデ
ィレイ部の出力で、補正回路に入力される。ハイレベル
の記憶素子の個数がロウレベルの記憶素子の個数より多
い場合は、ＤＳとデータ入力Ｄの論理積が出力され、ハ
イレベルの記憶素子の個数がロウレベルの記憶素子の個
数より少ない場合は、ＤＳとデータ入力Ｄの論理和が出
力される。
【０００４】以上の説明より、図５の回路はパルス幅の
差の１／２を補正するものであり、５０％デューティ補
正回路として動作することがわかる。
差の１／２を補正するものであり、５０％デューティ補
正回路として動作することがわかる。
【０００５】
【発明が解決しようとする課題】上記従来のデューティ
補正回路は、データの１周期のディレイを必要とするた
め、低周波数を扱う場合に面積が大きくなるといった問
題点を有していた。
補正回路は、データの１周期のディレイを必要とするた
め、低周波数を扱う場合に面積が大きくなるといった問
題点を有していた。
【０００６】そこで、本発明は低周波数を扱う場合にも
低面積で実現できるデューティ補正回路を提供すること
を目的とする。
低面積で実現できるデューティ補正回路を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
入力データがハイレベル時に発振するリングオシレータ
と、前記入力データがロウレベル時に前記リングオシレ
ータと同じ周波数で発振するリングオシレータと、前記
２つのリングオシレータの出力パルス数をそれぞれカウ
ントする２つのカウンタ回路と、前記２つのカウンタ回
路のカウンタ値を比較する比較回路と、前記比較回路の
出力より前記入力データのパルス幅を補正する補正回路
よりなることを特徴とする。
入力データがハイレベル時に発振するリングオシレータ
と、前記入力データがロウレベル時に前記リングオシレ
ータと同じ周波数で発振するリングオシレータと、前記
２つのリングオシレータの出力パルス数をそれぞれカウ
ントする２つのカウンタ回路と、前記２つのカウンタ回
路のカウンタ値を比較する比較回路と、前記比較回路の
出力より前記入力データのパルス幅を補正する補正回路
よりなることを特徴とする。
【０００８】請求項２記載の発明は、請求項１記載のデ
ューティ補正回路において、２つのリングオシレータの
代わりに、入力データがハイレベル時に伝搬する外部ク
ロック信号と前記入力データがロウレベル時に伝搬する
外部クロック信号とを用いることを特徴とする。
ューティ補正回路において、２つのリングオシレータの
代わりに、入力データがハイレベル時に伝搬する外部ク
ロック信号と前記入力データがロウレベル時に伝搬する
外部クロック信号とを用いることを特徴とする。
【０００９】
【作用】請求項１記載の発明では、入力データのパルス
幅をリングオシレータのパルス数をカウントすることに
より検出できるため、１周期のディレイと記憶素子を必
要とせず、低面積で回路を構成できる。
幅をリングオシレータのパルス数をカウントすることに
より検出できるため、１周期のディレイと記憶素子を必
要とせず、低面積で回路を構成できる。
【００１０】請求項２記載の発明では、入力データのパ
ルス幅を外部から入力するクロック信号のパルス数をカ
ウントすることにより検出できるため、１周期のディレ
イと記憶素子を必要とせず、低面積で回路を構成でき
る。また、外部から入力するクロック信号の周波数を変
更することにより、様々な周波数のデータに対応でき
る。
ルス幅を外部から入力するクロック信号のパルス数をカ
ウントすることにより検出できるため、１周期のディレ
イと記憶素子を必要とせず、低面積で回路を構成でき
る。また、外部から入力するクロック信号の周波数を変
更することにより、様々な周波数のデータに対応でき
る。
【００１１】
【発明の実施の形態】以下本発明の実施例を図面により
説明する。
説明する。
【００１２】（実施例１）図１は、本発明の第１の実施
例を示す回路図である。１、２はリングオシレータで、
３、４はカウンタで、５は比較回路、６は補正回路で各
構成要素は、図１に示すように接続される。
例を示す回路図である。１、２はリングオシレータで、
３、４はカウンタで、５は比較回路、６は補正回路で各
構成要素は、図１に示すように接続される。
【００１３】図２は、図１の補正回路６の構成を示す回
路図である。７は正数化を行う演算回路で、８は１／２
にする演算回路で、９は図１のリングオシレータ１、２
と同じ周波数の発振を行うリングオシレータを内蔵した
ディレイ回路で、１０は論理積で、１１は論理和で、１
２はセレクタで各構成要素は図２に示すように接続され
る。
路図である。７は正数化を行う演算回路で、８は１／２
にする演算回路で、９は図１のリングオシレータ１、２
と同じ周波数の発振を行うリングオシレータを内蔵した
ディレイ回路で、１０は論理積で、１１は論理和で、１
２はセレクタで各構成要素は図２に示すように接続され
る。
【００１４】図３は、図１の回路の動作を示すタイミン
グ波形図の一例で、データ入力Ｄが図３に示したように
与えられた場合の動作を示している。Ｒ１、Ｒ２はそれ
ぞれリングオシレータ１、リングオシレータ２の出力で
データ入力Ｄがハイレベル時、もしくはロウレベル時に
発振出力される。カウンタ３、カウンタ４はＲ１、Ｒ２
の立ち上がり時にカウントアップされ、データ入力Ｄの
１周期の間、カウントを行う。Ｓ１、Ｓ２はそれぞれカ
ウンタ３、カウンタ４の出力で比較回路５に入力され
る。比較回路５はＳ１とＳ２の減算を行い、その結果Ｃ
を出力する。補正回路６は、比較回路５の結果Ｃとデー
タ入力Ｄが入力され、比較回路５の結果Ｃを図２の正数
化を行う演算回路７で正数化して、図２の１／２にする
演算回路８で１／２にする。図２のディレイ回路９は、
図２の演算回路８の出力×リングオシレータの周期分の
時間、データ入力Ｄをディレイさせる回路で、リングオ
シレータとカウンタで構成できる。図２のセレクタ１２
は、結果Ｃが正の場合は図２のディレイ回路９の出力Ｄ
Ｓとデータ入力Ｄの論理積１０を選択し、結果Ｃが負の
場合は論理和１１を選択し出力する。以上のことより、
補正回路６の出力はデータ入力Ｄのハイレベル時及びロ
ウレベル時のパルス幅の差の１／２を補正されたもので
あり、図１の回路が５０％デューティ補正回路として動
作することがわかる。
グ波形図の一例で、データ入力Ｄが図３に示したように
与えられた場合の動作を示している。Ｒ１、Ｒ２はそれ
ぞれリングオシレータ１、リングオシレータ２の出力で
データ入力Ｄがハイレベル時、もしくはロウレベル時に
発振出力される。カウンタ３、カウンタ４はＲ１、Ｒ２
の立ち上がり時にカウントアップされ、データ入力Ｄの
１周期の間、カウントを行う。Ｓ１、Ｓ２はそれぞれカ
ウンタ３、カウンタ４の出力で比較回路５に入力され
る。比較回路５はＳ１とＳ２の減算を行い、その結果Ｃ
を出力する。補正回路６は、比較回路５の結果Ｃとデー
タ入力Ｄが入力され、比較回路５の結果Ｃを図２の正数
化を行う演算回路７で正数化して、図２の１／２にする
演算回路８で１／２にする。図２のディレイ回路９は、
図２の演算回路８の出力×リングオシレータの周期分の
時間、データ入力Ｄをディレイさせる回路で、リングオ
シレータとカウンタで構成できる。図２のセレクタ１２
は、結果Ｃが正の場合は図２のディレイ回路９の出力Ｄ
Ｓとデータ入力Ｄの論理積１０を選択し、結果Ｃが負の
場合は論理和１１を選択し出力する。以上のことより、
補正回路６の出力はデータ入力Ｄのハイレベル時及びロ
ウレベル時のパルス幅の差の１／２を補正されたもので
あり、図１の回路が５０％デューティ補正回路として動
作することがわかる。
【００１５】例として１ｎｓの精度で１０００ｎｓの周
期のデータ入力を扱うデューティ補正回路を構成した場
合、従来例では、１ｎｓのディレイ素子１０００個と１
／１０００，２／１０００，３／１０００，・・ずつ位
相をずらしたデータを保持する記憶素子を１０００個と
それらの１つを選択する回路を必要とした。本発明の回
路では、１ｎｓのリングオシレータと２つの１０ビット
カウンタ（１０２４進）と比較回路、補正回路で構成す
ることができ、従来例と比較して低面積で実現できるこ
とがわかる。
期のデータ入力を扱うデューティ補正回路を構成した場
合、従来例では、１ｎｓのディレイ素子１０００個と１
／１０００，２／１０００，３／１０００，・・ずつ位
相をずらしたデータを保持する記憶素子を１０００個と
それらの１つを選択する回路を必要とした。本発明の回
路では、１ｎｓのリングオシレータと２つの１０ビット
カウンタ（１０２４進）と比較回路、補正回路で構成す
ることができ、従来例と比較して低面積で実現できるこ
とがわかる。
【００１６】（実施例２）図４は、本発明の第２の実施
例を示す回路図である。１ａ、２ａは外部から入力され
たクロック信号をデータ入力Ｄがハイレベルもしくはロ
ウレベル時に伝搬するゲート回路で、３、４はカウンタ
で、５は比較回路、６は補正回路である。図４は、実施
例１のリングオシレータが出力するＲ１、Ｒ２を外部か
ら入力したもので、デューティ補正回路の精度を外部か
ら入力するクロック信号の周期で変更することができ
る。その後の動作は実施例１と同じであるため省略す
る。
例を示す回路図である。１ａ、２ａは外部から入力され
たクロック信号をデータ入力Ｄがハイレベルもしくはロ
ウレベル時に伝搬するゲート回路で、３、４はカウンタ
で、５は比較回路、６は補正回路である。図４は、実施
例１のリングオシレータが出力するＲ１、Ｒ２を外部か
ら入力したもので、デューティ補正回路の精度を外部か
ら入力するクロック信号の周期で変更することができ
る。その後の動作は実施例１と同じであるため省略す
る。
【００１７】
【発明の効果】本発明のデューティ補正回路を用いる
と、低周波数のデューティ補正回路を従来例と比較して
低面積で構成でき、半導体集積回路に搭載した場合にチ
ップ面積を小さくでき、低コスト化できるという効果が
ある。
と、低周波数のデューティ補正回路を従来例と比較して
低面積で構成でき、半導体集積回路に搭載した場合にチ
ップ面積を小さくでき、低コスト化できるという効果が
ある。
【図１】本発明の第１の実施例の構成を示す回路図。
【図２】補正回路６の詳細を示す回路図。
【図３】本発明の第１の実施例の動作を説明するタイミ
ング波形図。
ング波形図。
【図４】本発明の第２の実施例の構成を示す回路図。
【図５】従来例の構成を示す回路図。
【図６】従来例の動作を説明するタイミング波形図。
１、２ リングオシレータ ３、４ カウンタ ５ 比較回路 ６ 補正回路 ７ 正数化を行う演算回路 ８ １／２する演算回路 ９ ディレイ回路 １０ 論理積 １１ 論理和 １２ セレクタ １ａ、２ａ ゲート回路
Claims (2)
- 【請求項１】入力データのデューティを５０％に補正す
るデューティ補正回路において、前記入力データがハイ
レベル時に発振するリングオシレータと、前記入力デー
タがロウレベル時に前記リングオシレータと同じ周波数
で発振するリングオシレータと、前記２つのリングオシ
レータの出力パルス数をそれぞれカウントする２つのカ
ウンタ回路と、前記２つのカウンタ回路のカウンタ値を
比較する比較回路と、前記比較回路の出力より前記入力
データのデューティを補正する補正回路よりなることを
特徴とするデューティ補正回路。 - 【請求項２】請求項１記載のデューティ補正回路におい
て、２つのリングオシレータの代わりに、入力データが
ハイレベル時に伝搬する外部クロック信号と前記入力デ
ータがロウレベル時に伝搬する外部クロック信号とを用
いることを特徴とするデューティ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9328075A JPH11163691A (ja) | 1997-11-28 | 1997-11-28 | デューティ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9328075A JPH11163691A (ja) | 1997-11-28 | 1997-11-28 | デューティ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163691A true JPH11163691A (ja) | 1999-06-18 |
Family
ID=18206239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9328075A Withdrawn JPH11163691A (ja) | 1997-11-28 | 1997-11-28 | デューティ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163691A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078949B2 (en) | 2003-01-10 | 2006-07-18 | Hynix Semiconductor Inc. | Analog delay locked loop having duty cycle correction circuit |
| CN102478610A (zh) * | 2010-11-30 | 2012-05-30 | 英业达股份有限公司 | 占空比测量系统与其方法 |
-
1997
- 1997-11-28 JP JP9328075A patent/JPH11163691A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078949B2 (en) | 2003-01-10 | 2006-07-18 | Hynix Semiconductor Inc. | Analog delay locked loop having duty cycle correction circuit |
| CN102478610A (zh) * | 2010-11-30 | 2012-05-30 | 英业达股份有限公司 | 占空比测量系统与其方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |