JP2004258868A - クロック発生回路 - Google Patents
クロック発生回路 Download PDFInfo
- Publication number
- JP2004258868A JP2004258868A JP2003047471A JP2003047471A JP2004258868A JP 2004258868 A JP2004258868 A JP 2004258868A JP 2003047471 A JP2003047471 A JP 2003047471A JP 2003047471 A JP2003047471 A JP 2003047471A JP 2004258868 A JP2004258868 A JP 2004258868A
- Authority
- JP
- Japan
- Prior art keywords
- oscillation
- clock signal
- circuit
- clock
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 151
- 238000005259 measurement Methods 0.000 claims abstract description 66
- 230000000737 periodic effect Effects 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 3
- 241001125929 Trisopterus luscus Species 0.000 abstract description 20
- 230000005855 radiation Effects 0.000 abstract description 8
- 239000000919 ceramic Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
- H03K3/66—Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator
- H03K3/70—Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator time intervals between all adjacent pulses of one train being equal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manipulation Of Pulses (AREA)
- Power Sources (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】発振子の動作に伴う消費電流および不要輻射ノイズを低減する。
【解決手段】基準クロック発振回路６は、発振制御回路７からの発振制御信号ＳＣに基づいて間欠的に発振動作を行う。周波数逓倍回路８は、基準クロック発振回路６から基準クロック信号ＰＣＫが入力されている期間、内部で生成した計測用クロック信号を用いて基準クロック信号ＰＣＫの周期を逐次計測し、その周期データを用いて逓倍クロック信号ＰＯＵＴ を生成する。基準クロック信号ＰＣＫが入力されていない期間は、周期データレジスタ１１に記憶されている周期データを用いて逓倍クロック信号ＰＯＵＴ を生成する。間欠発振動作の間隔は、ＩＣの温度変化などに基づいて設定する。
【選択図】 図１
【解決手段】基準クロック発振回路６は、発振制御回路７からの発振制御信号ＳＣに基づいて間欠的に発振動作を行う。周波数逓倍回路８は、基準クロック発振回路６から基準クロック信号ＰＣＫが入力されている期間、内部で生成した計測用クロック信号を用いて基準クロック信号ＰＣＫの周期を逐次計測し、その周期データを用いて逓倍クロック信号ＰＯＵＴ を生成する。基準クロック信号ＰＣＫが入力されていない期間は、周期データレジスタ１１に記憶されている周期データを用いて逓倍クロック信号ＰＯＵＴ を生成する。間欠発振動作の間隔は、ＩＣの温度変化などに基づいて設定する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、基準クロック信号を出力する基準クロック発振回路と、その基準クロック信号の周波数をデジタル処理により逓倍して出力する周波数逓倍回路とを備えたクロック発生回路に関する。
【０００２】
【従来の技術】
特許文献１には、内部回路が動作停止状態にある時に消費電力を低減し、内部回路の動作復帰を高速で行うことのできる半導体集積回路装置が開示されている。具体的には、クロック安定時間の比較的長いクロック発生回路とクロック安定時間の比較的短いクロック発生回路とを備え、半導体集積回路装置の内部回路の動作を停止させる場合に当該クロック発生回路も停止させ、内部回路の動作が通常動作状態に復帰する時には一方のクロック発生回路が高速にクロック信号を生成するようになっている。
【０００３】
特許文献２には、低消費電力モードからスタンバイモードへ切替わった場合に、クロック同期回路の動作を直ちに開始させることができるクロック制御回路が開示されている。具体的には、所定の位相差を有する多相クロック信号をデジタル制御による発振動作で生成して出力する多相クロック信号出力手段を備え、基準クロック発振回路によって出力される基準クロック信号の周期を前記多相クロック信号の周期に基づいて計測し、その計測値に基づき前記基準クロック信号の周波数を前記多相クロック信号の位相差を分解能としてｎ逓倍したｎ逓倍クロック信号を生成して出力する周波数逓倍回路と、この周波数逓倍回路によって出力されるｎ逓倍クロック信号がクロック入力端子に与えられて動作するクロック同期回路の動作を停止させて低消費電力モードに移行させる場合に、前記多相クロック信号出力手段の発振動作を停止させる低消費電力制御手段とを備えて構成されている。
【０００４】
【特許文献１】
特開２０００−３３９０５５号公報
【０００５】
【特許文献２】
特開２０００−３５７９４７号公報
【０００６】
【発明が解決しようとする課題】
一般に、クロック発生回路は発振子と発振回路とから構成されている。そして、発振子の発振周波数よりも高い周波数のシステムクロックが必要となる場合には、発振回路に周波数逓倍回路が用いられている。この周波数逓倍回路には、アナログ回路により構成されるものもあるが、近年は立ち上がり時間の短いデジタル方式の回路が多く用いられている。上記特許文献２に示されたクロック制御回路内の周波数逓倍回路も、デジタル方式の回路構成となっている。
【０００７】
この発振回路において、上記逓倍されたシステムクロックを得るためには、その原発振を行う発振子を発振状態にする必要がある。しかしながら、発振子を動作させると、当該部分での消費電流が増大しマイコン全体の消費電流を増大させてしまう。また、発振子を動作させると、当該部分からの不要輻射ノイズも増大する。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、基準クロック信号の周波数をデジタル処理により逓倍して出力する周波数逓倍回路を備えたものにおいて、発振子の動作に伴う消費電流および不要輻射ノイズを低減することができるクロック発生回路を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１に記載した手段によれば、発振制御手段は、発振制御信号を出力し、所定時間ごとに所定時間だけ基準クロック発振回路に発振許可指令を与える。基準クロック発振回路は、この発振制御信号により発振許可指令が与えられている期間発振動作を行って基準クロック信号を出力し、発振制御信号により発振停止指令が与えられている期間は発振動作を停止する。こうした間欠的な発振動作を行うことにより、基準クロック信号を出力し続ける従来構成のクロック発生回路に比べると、発振停止期間が設けられた分だけ基準クロック発振回路ひいてはクロック発生回路全体としての消費電流および不要輻射ノイズが低減する。
【００１０】
周波数逓倍回路は、基準クロック発振回路の発振動作が停止して基準クロック信号が入力されない期間であっても、それまでに基準クロック発振回路から入力されていた基準クロック信号の周期データに基づいて、基準クロック信号を逓倍した逓倍クロック信号を生成し出力することができる。
【００１１】
すなわち、計測用クロック出力手段は、デジタル制御による発振動作により基準クロック信号よりも周波数の高い計測用クロック信号を生成し、計測手段は、発振許可指令期間において、基準クロック信号の周期を計測用クロック信号の周期に基づいて計測する。計測された周期データは周期データ保持手段に保持される。
【００１２】
逓倍手段は、発振許可指令期間にあっては逐次計測される最新の周期データに基づいて逓倍動作を行うが、発振停止指令期間にあっては周期データ保持手段に保持された周期データに基づいて逓倍動作を行うことができる。基準クロック発振回路は、水晶発振子やセラミック発振子など周波数変動が小さく高精度のものが用いられており、計測用クロック信号の周波数変動がなければ周期データは一定である。このため、周波数逓倍回路は、基準クロック信号が与えられない状態であっても、保持された周期データを用いて逓倍クロック信号を出力することが可能となる。
【００１３】
しかし、例えば温度変化や電圧変化があると、計測用クロック信号の周波数が変動する場合がある。この場合、発振許可指令期間にあっては、現時点での計測用クロック信号の周期に基づいて基準クロック信号の周期を計測し、その周期データを現時点での計測用クロック信号の周期を基に逓倍するので、周波数逓倍回路による逓倍クロック信号の周波数誤差は極めて小さくなる。これに対し、発振停止指令期間にあっては、保持されている周期データを得るのに用いた計測用クロック信号の周期と、現時点で逓倍に用いる計測用クロック信号の周期が異なるので、逓倍クロック信号の周波数にもずれが生じる。
【００１４】
そこで、本手段では基準クロック発振回路の発振動作を停止させている状態であっても、所定時間ごとに基準クロック発振回路を発振動作させて基準クロック信号を周波数逓倍回路に入力する。その結果、所定時間ごとに周期データがその時点での計測用クロック信号の周期に基づいて更新（校正）され、上記計測用クロック信号の周波数変動による逓倍クロック信号の周波数ずれを抑制することができる。この更新周期は、計測用クロック信号の周波数変動率（周波数安定度）等を基に決めればよい。
【００１５】
請求項２に記載した手段によれば、一定時間ごとに一定時間だけ基準クロック発振回路を発振動作させるので、当該一定時間ごとに上記周波数逓倍回路の更新が行われる。この一定の時間間隔は、本クロック発生回路が用いられる温度環境や電圧環境等に基づいて、逓倍クロック信号の周波数ずれが仕様範囲内となるように適宜決定すればよい。
【００１６】
請求項３に記載した手段によれば、発振制御手段は、計測用クロック出力手段の温度を検出する温度検出手段を備え、この検出温度に基づいて発振許可指令を与える時間間隔を制御するので、温度変化により計測用クロック信号の周波数が変動した場合における逓倍クロック信号の周波数誤差を低減することができる。これにより、クロック発生回路の消費電流および不要輻射ノイズを極力低減しつつ、高精度の逓倍クロック信号を得ることができる。
【００１７】
請求項４に記載した手段によれば、検出温度の変化割合が大きいほど、発振許可指令の間隔すなわち更新時間間隔を短くするように制御が行われる。一般に、計測用クロック信号の周波数変動は、計測用クロック出力手段の温度変化割合が大きいほど増大する傾向がある。本手段を用いることにより、高精度の逓倍クロック信号を得ることができる。
【００１８】
請求項５に記載した手段によれば、上述した請求項４記載の構成において、検出温度の変化割合の大きさが所定値以下である場合でも、一定時間ごとに上記周波数逓倍回路の更新が行われるので、計測用クロック出力手段の温度変化以外の要因で計測用クロック信号の周波数にずれが生じても逓倍クロック信号の精度を高く維持することができる。
【００１９】
請求項６、７に記載した手段は、周期データを周期データ保持手段に保持する構成に係るもので、発振許可指令期間において逐次計測される周期データのうち発振制御信号が発振許可指令から発振停止指令に変化した時点での最新のものを保持し、或いは、発振許可指令期間において計測ごとに保持するものである。
【００２０】
請求項８に記載した手段によれば、逓倍クロック信号により動作する外部回路が低消費電力動作モードに移行する場合、基準クロック発振回路の発振動作と計測用クロック出力手段の動作が停止するので、クロック発生回路の消費電流も十分に低減できる。
【００２１】
請求項９に記載した手段によれば、計測用クロック出力手段は、所定の位相差を有する多相クロック信号を生成し、逓倍手段は、その基準クロック信号の周波数を多相クロック信号の位相差を分解能として逓倍するので、逓倍率を一層高めることができる。これにより、基準クロック信号の周波数を下げることができ、基準クロック発振回路の消費電流および不要輻射ノイズを一層低減することができる。
【００２２】
請求項１０に記載した手段によれば、計測用クロック出力手段は、複数個の論理反転回路がリング状に接続されてなるリングオシレータとして構成されているので、所定の論理反転回路の出力端子から多相クロック信号を容易に得ることができる。また、多相クロック信号の位相差は、論理反転回路のゲート遅延時間に応じて定まるので、多相クロック信号の発振周波数を極めて高く設定することが容易となる。その結果、逓倍クロック信号を生成するための分解能を高く設定することができるとともに、分解能の調整なども容易に行うことができる。
【００２３】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照しながら説明する。
図１は、クロック発生回路の全体的な電気的構成を示している。このクロック発生回路１は、例えば車両のＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｔｒｏｌ Ｕｎｉｔ） に設けられた制御基板に搭載される半導体集積回路装置（ＩＣ）として構成されている。例外的に、水晶発振子、セラミック発振子などの発振子２とそれに付随するコンデンサＣ１、Ｃ２は、ＩＣの端子３、４を介して当該ＩＣに近接した位置に外付けされている。このＩＣはＥＣＵに関する制御を行うもので、上記クロック発生回路１の他に、ＣＰＵ、メモリ、ゲートアレイなどのクロック同期回路５（外部回路に相当）を有している。
【００２４】
クロック発生回路１は、基準クロック発振回路６、発振制御回路７および周波数逓倍回路８から構成されている。このうち基準クロック発振回路６は、上述の発振子２とコンデンサＣ１、Ｃ２、抵抗Ｒ１、およびＮＡＮＤゲート９から構成されている。ＮＡＮＤゲート９の一方の入力端子はＩＣの端子３に接続され、他方の入力端子には発振制御回路７から発振制御信号ＳＣが与えられている。また、ＮＡＮＤゲート９の出力端子は、ＩＣの端子４に接続されている。基準クロック発振回路６は、発振制御信号ＳＣがＨレベル（発振許可指令に相当）の期間、発振子２の発振動作を行って基準クロック信号ＰＣＫを出力し、発振制御信号ＳＣがＬレベル（発振停止指令に相当）の期間、発振子２の発振動作を停止させるようになっている。
【００２５】
発振制御回路７は、一定時間ごとに一定時間だけＨレベルとなる発振制御信号ＳＣ（図３参照）を出力するようになっている。また、クロック同期回路５から、スリープモード（低消費電力動作モード）への移行状態を示すスリープ信号ＳＬが入力されており、このスリープ信号ＳＬがスリープ状態を示すＨレベルになると、発振制御信号ＳＣをＬレベルにするようになっている。
【００２６】
周波数逓倍回路８は、デジタル回路からなる周波数逓倍部１０と周期データレジスタ１１とから構成されている。このうち周波数逓倍部１０は、図２に示すように制御回路１２、周期計測回路１３、除算回路１４、ラッチ回路１５およびデジタル制御発振器１６（ＤＣＯ：Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ ）から構成されている。
【００２７】
周期計測回路１３（計測手段に相当）は、制御回路１２を介して与えられる基準クロック信号ＰＣＫの周期を、ＤＣＯ１６から与えられる計測用クロック信号ＲＣＫの周期を基準として計測するものである。具体的には、内蔵するカウンタ（図示せず）を用いて、基準クロック信号ＰＣＫの所定周期（例えば８周期）ごとに、当該１周期の間に入力される計測用クロック信号ＲＣＫのクロック数をカウントし、そのカウント値を周期データＤＴとして除算回路１４に出力するようになっている。この周期データＤＴは、発振制御信号ＳＣがＨレベルからＬレベルになった時点で、周期データレジスタ１１（周期データ保持手段に相当）に記憶されるようになっている。
【００２８】
除算回路１４は、周期データＤＴを逓倍数設定データＤＶで除算して除算データＤＡを得るものである。逓倍数設定データＤＶは、周波数逓倍回路８の逓倍数を設定するためにクロック同期回路５から与えられる。除算演算の対象となる周期データＤＴは、発振制御信号ＳＣがＨレベルの期間においては、周期計測回路１３で逐次計測される最新の周期データＤＴであり、発振制御信号ＳＣがＬレベルの期間においては、周期データレジスタ１１に記憶されている周期データＤＴである。
【００２９】
ラッチ回路１５は、上記除算データＤＡに基づいて、ＤＣＯ１６内部のリングオシレータ（後述）がカウントするカウント数データＤＮを生成するようになっている。このカウント数データＤＮは、ＤＣＯ１６からのラッチ信号ＤＬＣに同期してＤＣＯ１６に対し出力されるようになっている。
【００３０】
ＤＣＯ１６（計測用クロック出力手段に相当）は、計測用クロック信号ＲＣＫを生成するために、複数個の論理反転回路がリング状に接続されてなるリングオシレータを内蔵している。ＤＣＯ１６は、上記カウント数データＤＮを計測用クロック信号ＲＣＫによりカウントすることにより逓倍クロック信号ＰＯＵＴ ′を出力するようになっている。この逓倍クロック信号ＰＯＵＴ ′は、制御回路１２において基準クロック信号ＰＣＫとの間の位相ずれが補正された後、逓倍クロック信号ＰＯＵＴ としてクロック同期回路５に与えられるようになっている。なお、上述した除算回路１４、ラッチ回路１５およびＤＣＯ１６が、本発明でいう逓倍手段を構成している。
【００３１】
次に、本実施形態の作用について図３も参照しながら説明する。
まず、周波数逓倍回路８の基本動作について説明する。ＤＣＯ１６の内部に設けられたリングオシレータは、基準クロック信号ＰＣＫの周波数（例えば４ＭＨｚ）に比べ十分に高い周波数（例えば４００ＭＨｚ）を持つ計測用クロック信号ＲＣＫを出力する。この計測用クロック信号ＲＣＫは、周期計測回路１３における基準クロック信号ＰＣＫの周期の計測およびＤＣＯ１６における周波数逓倍を行う場合の基本クロックとなる。
【００３２】
基準クロック信号ＰＣＫを逓倍するには、計測用クロック信号ＲＣＫが除算値（ＤＴ／ＤＶ）をカウントするごとに逓倍クロック信号ＰＯＵＴ を出力すればよく、ラッチ回路１５では上記除算値（除算データＤＡ）の整数部分および小数部分の調整を行ったカウント数データＤＮを生成する。ＤＣＯ１６は、そのカウント数データＤＮに従ってカウントを行い、逓倍クロック信号ＰＯＵＴ ′を生成する。つまり、周波数逓倍回路８は、実際に基準クロック信号ＰＣＫが入力されていなくても、除算回路１４に対し何らかのデータを与えると、それを周期データＤＴとみなしてその周期データＤＴに対応した逓倍クロック信号ＰＯＵＴ を出力することができる。
【００３３】
図３は、クロック発生回路１の全体的な動作を示すタイミングチャートである。この図３に示す信号は、上から順にスリープ信号ＳＬ、基準クロック信号ＰＣＫ、発振制御信号ＳＣおよび逓倍クロック信号ＰＯＵＴ である。
【００３４】
上述した周波数逓倍回路８の特性を活かして、クロック発生回路１の基準クロック発振回路６は、クロック同期回路５が通常動作モード（スリープ信号ＳＬがＬレベル）にある場合であっても、発振を停止している期間を有している。すなわち、発振制御回路７は、Ｌレベルにある発振制御信号ＳＣを一定期間ごとに一定時間だけＨレベルとすることにより、基準クロック発振回路６を間欠的に発振動作させている（図３に示す時刻ｔ１からｔ２の期間、時刻ｔ４からｔ５の期間、時刻ｔ６からｔ７の期間）。発振制御信号ＳＣをＨレベルにした後基準クロック信号ＰＣＫが出力されるまでには、発振立ち上げ時間に応じた遅れが存在する。なお、発振制御信号ＳＣのＨレベル時間幅は、基準クロック発振回路６の発振立ち上げ時間およびＤＣＯ１６の発振立ち上げ時間よりも長い時間に設定する必要がある。
【００３５】
また、クロック同期回路５がスリープモード（スリープ信号ＳＬがＨレベル）になると、クロック同期回路５への逓倍クロック信号ＰＯＵＴ の供給が不要となる。このため、発振制御回路７は、発振制御信号ＳＣをＬレベルにして基準クロック発振回路６の発振を停止させ、周波数逓倍回路８は、リングオシレータを止めて逓倍動作を停止する（時刻ｔ３からｔ４の期間）。
【００３６】
この一連の動作において、基準クロック発振回路６が発振状態となり周波数逓倍回路８に基準クロック信号ＰＣＫが入力されている期間では、周期計測回路１３において計測用クロック信号ＲＣＫの８周期ごとに、その時点での計測用クロック信号ＲＣＫを用いて基準クロック信号ＰＣＫの周期が逐次計測される。そして、周波数逓倍回路８は、その周期データＤＴとほぼ同一時点（正確には次に計測が行われるまでの８周期の間）での計測用クロック信号ＲＣＫを基に逓倍するので、たとえ計測用クロック信号ＲＣＫの周波数が変動しても逓倍クロック信号ＰＯＵＴ の周波数誤差は極めて小さくなる。
【００３７】
これに対し、基準クロック信号ＰＣＫが入力されていない期間では、周期データＤＴが得られないため、クロック発生回路１は、発振制御信号がＨレベルからＬレベルになった時に周期データレジスタ１１に記憶された過去の周期データＤＴと、その時々の計測用クロック信号ＲＣＫとに基づいて逓倍動作を行う。
【００３８】
基準クロック発振回路６は、水晶発振子やセラミック発振子など周波数変動が小さく高精度の発振子２を用いているため、計測用クロック信号ＲＣＫの周波数変動がなければ周期データＤＴは一定である。しかし、例えば温度変化や電圧変化により計測用クロック信号ＲＣＫの周波数が変動すると、記憶されている周期データＤＴを計測するのに用いた計測用クロック信号ＲＣＫの周波数と、現時点で逓倍に用いる計測用クロック信号ＲＣＫの周波数とが異なるので、逓倍クロック信号ＰＯＵＴ の周波数にもずれが生じる虞がある。
【００３９】
これに対し、本手段では上述したように基準クロック発振回路６を間欠的に発振動作させているので、一定時間ごとに周期データＤＴがその時点での計測用クロック信号ＲＣＫに基づいて更新（校正）される。その結果、上記逓倍クロック信号ＰＯＵＴ の周波数ずれがリセットされ、誤差が累積されることがなくなる。
【００４０】
以上説明した本実施形態によれば、周波数逓倍回路８に周期データレジスタ１１を付加することにより、基準クロック信号ＰＣＫが供給されない期間であっても、周期データレジスタ１１に記憶された周期データＤＴに基づいて逓倍動作が可能となる。その上で、基準クロック発振回路６を間欠動作させる構成としたので、基準クロック信号ＰＣＫを出力し続ける従来構成のクロック発生回路に比べ、発振停止期間が設けられた分だけ基準クロック発振回路６の消費電流および不要輻射ノイズを低減することができる。
【００４１】
また、周波数逓倍回路８における計測用クロック信号ＲＣＫの周波数に変動が生じても、基準クロック発振回路６が発振動作するごとに周期データＤＴが更新（校正）されるので、クロック発生回路１は高精度の逓倍クロック信号ＰＯＵＴ を出力し続けることができる。なお、間欠動作させる時間間隔は、クロック発生回路１が用いられる温度環境や電圧環境等に応じて、逓倍クロック信号ＰＯＵＴ の周波数ずれが仕様範囲内となるように適宜決定すればよい。
【００４２】
また、クロック同期回路５がスリープモードに移行する場合、基準クロック発振回路６の発振動作と周波数逓倍回路８の動作が停止するので、クロック発生回路１の消費電流も極めて小さくなる。
【００４３】
（第２の実施形態）
次に、本発明の第２の実施形態について、図４および図５を参照しながら説明する。
図４は、クロック発生回路の全体的な電気的構成を示すもので、図１と同一構成部分には同一符号を付して示している。すなわち、この図４に示すクロック発生回路１７は、図１に示すクロック発生回路１に対し、温度センサ１８を設けた構成および発振制御回路１９の構成を異にしている。温度センサ１８（温度検出手段に相当）はＩＣ内に設けられており、ＩＣの温度、特には周波数逓倍回路８の温度を検出するようになっている。
【００４４】
発振制御回路１９は、上記検出温度の変化割合の大きさに応じて、発振制御信号ＳＣがＨレベル（発振許可指令）となる時間間隔を制御するようになっている。具体的には、計測用クロック信号ＲＣＫの温度特性に合わせて、検出温度の変化割合（絶対値）が大きいほど基準クロック発振回路６が間欠的に発振動作する時間間隔を短く制御する。ただし、検出温度の変化割合の大きさが所定値以下となった場合には、比較的長い一定時間ごとに発振制御信号ＳＣをＨレベルとし、基準クロック発振回路６を発振動作させるようになっている。
【００４５】
図５は、検出温度とともにクロック発生回路１７の全体的な動作を示すタイミングチャートである。スリープ信号ＳＬがＨレベルの期間における動作は、第１の実施形態（図３参照）と同じであるため、図５においては省略している。検出温度が所定値以下となっている時刻ｔ１１以前および時刻１３以降では、基準クロック発振回路６は比較的長い周期Ｔ３で間欠的に発振動作し、その基準クロック信号ＰＣＫを周波数逓倍回路８に与えている。
【００４６】
これに対し、ＩＣの温度が急変する時刻ｔ１１からｔ１２の間では、基準クロック発振回路６は短い周期Ｔ１で間欠的に発振動作する。そして、ＩＣの温度変化がやや小さくなった時刻ｔ１２からｔ１３の間では、基準クロック発振回路６は、周期Ｔ１よりも長く且つ周期Ｔ３よりも短い周期Ｔ２で間欠的に発振動作する。
【００４７】
周波数逓倍回路８のＤＣＯ１６は、リングオシレータにより計測用クロック信号ＲＣＫを生成しているため、動作温度が変化すると計測用クロック信号ＲＣＫの周波数が変動する虞がある。基準クロック信号ＰＣＫが周波数逓倍回路８に常時入力されている従来のクロック発生回路では、基準クロック信号ＰＣＫの周期の計測と計測した周期データＤＴに基づく逓倍動作とがほぼ同時に行われるため、計測用クロック信号ＲＣＫの周波数が変動しても逓倍クロック信号ＰＯＵＴ の周波数誤差は殆ど生じない。
【００４８】
これに対し、本発明に係るクロック発生回路１７では、基準クロック信号ＰＣＫが間欠的にしか入力されないので、その入力されていない期間は、計測用クロック信号ＲＣＫの周波数変動に応じた周波数誤差が生じてしまう。ＩＣの温度を検出するのは、この計測用クロック信号ＲＣＫの周波数変動を検出するためである。
【００４９】
上述した本実施形態の発振制御によれば、温度変化により計測用クロック信号ＲＣＫの周波数が変動した場合、記憶されている周期データＤＴを計測するのに用いた計測用クロック信号ＲＣＫの周波数と、現時点で逓倍に用いる計測用クロック信号ＲＣＫの周波数とのずれが大きくなる前に、基準クロック信号ＰＣＫが入力され、その時点での計測用クロック信号ＲＣＫに基づいて周期データＤＴが更新される。従って、ＩＣの温度変化にかかわらず、逓倍クロック信号ＰＯＵＴ の周波数変動を抑えることができる。
【００５０】
また、検出温度の変化割合に応じて間欠発振動作の時間間隔を制御しているので、必要以上に基準クロック発振回路６を発振動作状態とする必要がなくなり、クロック発生回路１７の消費電流および不要輻射ノイズを極力低減しつつ、高精度の逓倍クロック信号ＰＯＵＴ を得ることができる。
【００５１】
さらに、検出温度の変化割合の大きさが所定値以下である場合でも一定時間ごとに基準クロック信号ＰＣＫを周波数逓倍回路８に入力させるので、例えば電圧変化など温度変化以外の要因で計測用クロック信号ＲＣＫの周波数にずれが生じても、逓倍クロック信号ＰＯＵＴ の精度が低下することを防止することができる。
【００５２】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
発振制御手段は、所定時間ごとに発振許可指令を与える発振制御信号ＳＣを出力すればよい。この所定時間は、必ずしも一定時間である必要はない。
計測用クロック信号ＲＣＫの周波数変動は、周波数逓倍回路８の動作電圧が変化する場合にも生じる虞がある。そこで、動作電圧または図示しない電源回路に入力されるバッテリ電圧を検出する電圧センサを設け、その電圧変化に応じて上記間欠発振動作の間隔を制御してもよい。また、温度センサ１８と電圧センサに係る制御を同時に行ってもよい。
【００５３】
温度センサ１８は、ＩＣの温度を検出することができる限りにおいてＩＣの外部に設けてもよい。
ＤＣＯ１６は、所定の位相差を有する多相クロック信号を生成し、周期データＤＴに基づいて、基準クロック信号ＰＣＫの周波数を当該多相クロック信号の位相差を分解能として逓倍した逓倍クロック信号ＰＯＵＴ を生成するように構成してもよい。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すクロック発生回路の全体的な電気的構成図
【図２】周波数逓倍回路の機能ブロック図
【図３】クロック発生回路の全体的な動作を示すタイミングチャート
【図４】本発明の第２の実施形態を示す図１相当図
【図５】検出温度とともにクロック発生回路の全体的な動作を示すタイミングチャート
【符号の説明】
１、１７はクロック発生回路、５はクロック同期回路（外部回路）、６は基準クロック発振回路、７、１９は発振制御回路（発振制御手段）、８は周波数逓倍回路、１１は周期データレジスタ（周期データ保持手段）、１３は周期計測回路（計測手段）、１６はデジタル制御発振器（計測用クロック出力手段）、１８は温度センサ（温度検出手段）である。
【発明の属する技術分野】
本発明は、基準クロック信号を出力する基準クロック発振回路と、その基準クロック信号の周波数をデジタル処理により逓倍して出力する周波数逓倍回路とを備えたクロック発生回路に関する。
【０００２】
【従来の技術】
特許文献１には、内部回路が動作停止状態にある時に消費電力を低減し、内部回路の動作復帰を高速で行うことのできる半導体集積回路装置が開示されている。具体的には、クロック安定時間の比較的長いクロック発生回路とクロック安定時間の比較的短いクロック発生回路とを備え、半導体集積回路装置の内部回路の動作を停止させる場合に当該クロック発生回路も停止させ、内部回路の動作が通常動作状態に復帰する時には一方のクロック発生回路が高速にクロック信号を生成するようになっている。
【０００３】
特許文献２には、低消費電力モードからスタンバイモードへ切替わった場合に、クロック同期回路の動作を直ちに開始させることができるクロック制御回路が開示されている。具体的には、所定の位相差を有する多相クロック信号をデジタル制御による発振動作で生成して出力する多相クロック信号出力手段を備え、基準クロック発振回路によって出力される基準クロック信号の周期を前記多相クロック信号の周期に基づいて計測し、その計測値に基づき前記基準クロック信号の周波数を前記多相クロック信号の位相差を分解能としてｎ逓倍したｎ逓倍クロック信号を生成して出力する周波数逓倍回路と、この周波数逓倍回路によって出力されるｎ逓倍クロック信号がクロック入力端子に与えられて動作するクロック同期回路の動作を停止させて低消費電力モードに移行させる場合に、前記多相クロック信号出力手段の発振動作を停止させる低消費電力制御手段とを備えて構成されている。
【０００４】
【特許文献１】
特開２０００−３３９０５５号公報
【０００５】
【特許文献２】
特開２０００−３５７９４７号公報
【０００６】
【発明が解決しようとする課題】
一般に、クロック発生回路は発振子と発振回路とから構成されている。そして、発振子の発振周波数よりも高い周波数のシステムクロックが必要となる場合には、発振回路に周波数逓倍回路が用いられている。この周波数逓倍回路には、アナログ回路により構成されるものもあるが、近年は立ち上がり時間の短いデジタル方式の回路が多く用いられている。上記特許文献２に示されたクロック制御回路内の周波数逓倍回路も、デジタル方式の回路構成となっている。
【０００７】
この発振回路において、上記逓倍されたシステムクロックを得るためには、その原発振を行う発振子を発振状態にする必要がある。しかしながら、発振子を動作させると、当該部分での消費電流が増大しマイコン全体の消費電流を増大させてしまう。また、発振子を動作させると、当該部分からの不要輻射ノイズも増大する。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、基準クロック信号の周波数をデジタル処理により逓倍して出力する周波数逓倍回路を備えたものにおいて、発振子の動作に伴う消費電流および不要輻射ノイズを低減することができるクロック発生回路を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１に記載した手段によれば、発振制御手段は、発振制御信号を出力し、所定時間ごとに所定時間だけ基準クロック発振回路に発振許可指令を与える。基準クロック発振回路は、この発振制御信号により発振許可指令が与えられている期間発振動作を行って基準クロック信号を出力し、発振制御信号により発振停止指令が与えられている期間は発振動作を停止する。こうした間欠的な発振動作を行うことにより、基準クロック信号を出力し続ける従来構成のクロック発生回路に比べると、発振停止期間が設けられた分だけ基準クロック発振回路ひいてはクロック発生回路全体としての消費電流および不要輻射ノイズが低減する。
【００１０】
周波数逓倍回路は、基準クロック発振回路の発振動作が停止して基準クロック信号が入力されない期間であっても、それまでに基準クロック発振回路から入力されていた基準クロック信号の周期データに基づいて、基準クロック信号を逓倍した逓倍クロック信号を生成し出力することができる。
【００１１】
すなわち、計測用クロック出力手段は、デジタル制御による発振動作により基準クロック信号よりも周波数の高い計測用クロック信号を生成し、計測手段は、発振許可指令期間において、基準クロック信号の周期を計測用クロック信号の周期に基づいて計測する。計測された周期データは周期データ保持手段に保持される。
【００１２】
逓倍手段は、発振許可指令期間にあっては逐次計測される最新の周期データに基づいて逓倍動作を行うが、発振停止指令期間にあっては周期データ保持手段に保持された周期データに基づいて逓倍動作を行うことができる。基準クロック発振回路は、水晶発振子やセラミック発振子など周波数変動が小さく高精度のものが用いられており、計測用クロック信号の周波数変動がなければ周期データは一定である。このため、周波数逓倍回路は、基準クロック信号が与えられない状態であっても、保持された周期データを用いて逓倍クロック信号を出力することが可能となる。
【００１３】
しかし、例えば温度変化や電圧変化があると、計測用クロック信号の周波数が変動する場合がある。この場合、発振許可指令期間にあっては、現時点での計測用クロック信号の周期に基づいて基準クロック信号の周期を計測し、その周期データを現時点での計測用クロック信号の周期を基に逓倍するので、周波数逓倍回路による逓倍クロック信号の周波数誤差は極めて小さくなる。これに対し、発振停止指令期間にあっては、保持されている周期データを得るのに用いた計測用クロック信号の周期と、現時点で逓倍に用いる計測用クロック信号の周期が異なるので、逓倍クロック信号の周波数にもずれが生じる。
【００１４】
そこで、本手段では基準クロック発振回路の発振動作を停止させている状態であっても、所定時間ごとに基準クロック発振回路を発振動作させて基準クロック信号を周波数逓倍回路に入力する。その結果、所定時間ごとに周期データがその時点での計測用クロック信号の周期に基づいて更新（校正）され、上記計測用クロック信号の周波数変動による逓倍クロック信号の周波数ずれを抑制することができる。この更新周期は、計測用クロック信号の周波数変動率（周波数安定度）等を基に決めればよい。
【００１５】
請求項２に記載した手段によれば、一定時間ごとに一定時間だけ基準クロック発振回路を発振動作させるので、当該一定時間ごとに上記周波数逓倍回路の更新が行われる。この一定の時間間隔は、本クロック発生回路が用いられる温度環境や電圧環境等に基づいて、逓倍クロック信号の周波数ずれが仕様範囲内となるように適宜決定すればよい。
【００１６】
請求項３に記載した手段によれば、発振制御手段は、計測用クロック出力手段の温度を検出する温度検出手段を備え、この検出温度に基づいて発振許可指令を与える時間間隔を制御するので、温度変化により計測用クロック信号の周波数が変動した場合における逓倍クロック信号の周波数誤差を低減することができる。これにより、クロック発生回路の消費電流および不要輻射ノイズを極力低減しつつ、高精度の逓倍クロック信号を得ることができる。
【００１７】
請求項４に記載した手段によれば、検出温度の変化割合が大きいほど、発振許可指令の間隔すなわち更新時間間隔を短くするように制御が行われる。一般に、計測用クロック信号の周波数変動は、計測用クロック出力手段の温度変化割合が大きいほど増大する傾向がある。本手段を用いることにより、高精度の逓倍クロック信号を得ることができる。
【００１８】
請求項５に記載した手段によれば、上述した請求項４記載の構成において、検出温度の変化割合の大きさが所定値以下である場合でも、一定時間ごとに上記周波数逓倍回路の更新が行われるので、計測用クロック出力手段の温度変化以外の要因で計測用クロック信号の周波数にずれが生じても逓倍クロック信号の精度を高く維持することができる。
【００１９】
請求項６、７に記載した手段は、周期データを周期データ保持手段に保持する構成に係るもので、発振許可指令期間において逐次計測される周期データのうち発振制御信号が発振許可指令から発振停止指令に変化した時点での最新のものを保持し、或いは、発振許可指令期間において計測ごとに保持するものである。
【００２０】
請求項８に記載した手段によれば、逓倍クロック信号により動作する外部回路が低消費電力動作モードに移行する場合、基準クロック発振回路の発振動作と計測用クロック出力手段の動作が停止するので、クロック発生回路の消費電流も十分に低減できる。
【００２１】
請求項９に記載した手段によれば、計測用クロック出力手段は、所定の位相差を有する多相クロック信号を生成し、逓倍手段は、その基準クロック信号の周波数を多相クロック信号の位相差を分解能として逓倍するので、逓倍率を一層高めることができる。これにより、基準クロック信号の周波数を下げることができ、基準クロック発振回路の消費電流および不要輻射ノイズを一層低減することができる。
【００２２】
請求項１０に記載した手段によれば、計測用クロック出力手段は、複数個の論理反転回路がリング状に接続されてなるリングオシレータとして構成されているので、所定の論理反転回路の出力端子から多相クロック信号を容易に得ることができる。また、多相クロック信号の位相差は、論理反転回路のゲート遅延時間に応じて定まるので、多相クロック信号の発振周波数を極めて高く設定することが容易となる。その結果、逓倍クロック信号を生成するための分解能を高く設定することができるとともに、分解能の調整なども容易に行うことができる。
【００２３】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照しながら説明する。
図１は、クロック発生回路の全体的な電気的構成を示している。このクロック発生回路１は、例えば車両のＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｔｒｏｌ Ｕｎｉｔ） に設けられた制御基板に搭載される半導体集積回路装置（ＩＣ）として構成されている。例外的に、水晶発振子、セラミック発振子などの発振子２とそれに付随するコンデンサＣ１、Ｃ２は、ＩＣの端子３、４を介して当該ＩＣに近接した位置に外付けされている。このＩＣはＥＣＵに関する制御を行うもので、上記クロック発生回路１の他に、ＣＰＵ、メモリ、ゲートアレイなどのクロック同期回路５（外部回路に相当）を有している。
【００２４】
クロック発生回路１は、基準クロック発振回路６、発振制御回路７および周波数逓倍回路８から構成されている。このうち基準クロック発振回路６は、上述の発振子２とコンデンサＣ１、Ｃ２、抵抗Ｒ１、およびＮＡＮＤゲート９から構成されている。ＮＡＮＤゲート９の一方の入力端子はＩＣの端子３に接続され、他方の入力端子には発振制御回路７から発振制御信号ＳＣが与えられている。また、ＮＡＮＤゲート９の出力端子は、ＩＣの端子４に接続されている。基準クロック発振回路６は、発振制御信号ＳＣがＨレベル（発振許可指令に相当）の期間、発振子２の発振動作を行って基準クロック信号ＰＣＫを出力し、発振制御信号ＳＣがＬレベル（発振停止指令に相当）の期間、発振子２の発振動作を停止させるようになっている。
【００２５】
発振制御回路７は、一定時間ごとに一定時間だけＨレベルとなる発振制御信号ＳＣ（図３参照）を出力するようになっている。また、クロック同期回路５から、スリープモード（低消費電力動作モード）への移行状態を示すスリープ信号ＳＬが入力されており、このスリープ信号ＳＬがスリープ状態を示すＨレベルになると、発振制御信号ＳＣをＬレベルにするようになっている。
【００２６】
周波数逓倍回路８は、デジタル回路からなる周波数逓倍部１０と周期データレジスタ１１とから構成されている。このうち周波数逓倍部１０は、図２に示すように制御回路１２、周期計測回路１３、除算回路１４、ラッチ回路１５およびデジタル制御発振器１６（ＤＣＯ：Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ ）から構成されている。
【００２７】
周期計測回路１３（計測手段に相当）は、制御回路１２を介して与えられる基準クロック信号ＰＣＫの周期を、ＤＣＯ１６から与えられる計測用クロック信号ＲＣＫの周期を基準として計測するものである。具体的には、内蔵するカウンタ（図示せず）を用いて、基準クロック信号ＰＣＫの所定周期（例えば８周期）ごとに、当該１周期の間に入力される計測用クロック信号ＲＣＫのクロック数をカウントし、そのカウント値を周期データＤＴとして除算回路１４に出力するようになっている。この周期データＤＴは、発振制御信号ＳＣがＨレベルからＬレベルになった時点で、周期データレジスタ１１（周期データ保持手段に相当）に記憶されるようになっている。
【００２８】
除算回路１４は、周期データＤＴを逓倍数設定データＤＶで除算して除算データＤＡを得るものである。逓倍数設定データＤＶは、周波数逓倍回路８の逓倍数を設定するためにクロック同期回路５から与えられる。除算演算の対象となる周期データＤＴは、発振制御信号ＳＣがＨレベルの期間においては、周期計測回路１３で逐次計測される最新の周期データＤＴであり、発振制御信号ＳＣがＬレベルの期間においては、周期データレジスタ１１に記憶されている周期データＤＴである。
【００２９】
ラッチ回路１５は、上記除算データＤＡに基づいて、ＤＣＯ１６内部のリングオシレータ（後述）がカウントするカウント数データＤＮを生成するようになっている。このカウント数データＤＮは、ＤＣＯ１６からのラッチ信号ＤＬＣに同期してＤＣＯ１６に対し出力されるようになっている。
【００３０】
ＤＣＯ１６（計測用クロック出力手段に相当）は、計測用クロック信号ＲＣＫを生成するために、複数個の論理反転回路がリング状に接続されてなるリングオシレータを内蔵している。ＤＣＯ１６は、上記カウント数データＤＮを計測用クロック信号ＲＣＫによりカウントすることにより逓倍クロック信号ＰＯＵＴ ′を出力するようになっている。この逓倍クロック信号ＰＯＵＴ ′は、制御回路１２において基準クロック信号ＰＣＫとの間の位相ずれが補正された後、逓倍クロック信号ＰＯＵＴ としてクロック同期回路５に与えられるようになっている。なお、上述した除算回路１４、ラッチ回路１５およびＤＣＯ１６が、本発明でいう逓倍手段を構成している。
【００３１】
次に、本実施形態の作用について図３も参照しながら説明する。
まず、周波数逓倍回路８の基本動作について説明する。ＤＣＯ１６の内部に設けられたリングオシレータは、基準クロック信号ＰＣＫの周波数（例えば４ＭＨｚ）に比べ十分に高い周波数（例えば４００ＭＨｚ）を持つ計測用クロック信号ＲＣＫを出力する。この計測用クロック信号ＲＣＫは、周期計測回路１３における基準クロック信号ＰＣＫの周期の計測およびＤＣＯ１６における周波数逓倍を行う場合の基本クロックとなる。
【００３２】
基準クロック信号ＰＣＫを逓倍するには、計測用クロック信号ＲＣＫが除算値（ＤＴ／ＤＶ）をカウントするごとに逓倍クロック信号ＰＯＵＴ を出力すればよく、ラッチ回路１５では上記除算値（除算データＤＡ）の整数部分および小数部分の調整を行ったカウント数データＤＮを生成する。ＤＣＯ１６は、そのカウント数データＤＮに従ってカウントを行い、逓倍クロック信号ＰＯＵＴ ′を生成する。つまり、周波数逓倍回路８は、実際に基準クロック信号ＰＣＫが入力されていなくても、除算回路１４に対し何らかのデータを与えると、それを周期データＤＴとみなしてその周期データＤＴに対応した逓倍クロック信号ＰＯＵＴ を出力することができる。
【００３３】
図３は、クロック発生回路１の全体的な動作を示すタイミングチャートである。この図３に示す信号は、上から順にスリープ信号ＳＬ、基準クロック信号ＰＣＫ、発振制御信号ＳＣおよび逓倍クロック信号ＰＯＵＴ である。
【００３４】
上述した周波数逓倍回路８の特性を活かして、クロック発生回路１の基準クロック発振回路６は、クロック同期回路５が通常動作モード（スリープ信号ＳＬがＬレベル）にある場合であっても、発振を停止している期間を有している。すなわち、発振制御回路７は、Ｌレベルにある発振制御信号ＳＣを一定期間ごとに一定時間だけＨレベルとすることにより、基準クロック発振回路６を間欠的に発振動作させている（図３に示す時刻ｔ１からｔ２の期間、時刻ｔ４からｔ５の期間、時刻ｔ６からｔ７の期間）。発振制御信号ＳＣをＨレベルにした後基準クロック信号ＰＣＫが出力されるまでには、発振立ち上げ時間に応じた遅れが存在する。なお、発振制御信号ＳＣのＨレベル時間幅は、基準クロック発振回路６の発振立ち上げ時間およびＤＣＯ１６の発振立ち上げ時間よりも長い時間に設定する必要がある。
【００３５】
また、クロック同期回路５がスリープモード（スリープ信号ＳＬがＨレベル）になると、クロック同期回路５への逓倍クロック信号ＰＯＵＴ の供給が不要となる。このため、発振制御回路７は、発振制御信号ＳＣをＬレベルにして基準クロック発振回路６の発振を停止させ、周波数逓倍回路８は、リングオシレータを止めて逓倍動作を停止する（時刻ｔ３からｔ４の期間）。
【００３６】
この一連の動作において、基準クロック発振回路６が発振状態となり周波数逓倍回路８に基準クロック信号ＰＣＫが入力されている期間では、周期計測回路１３において計測用クロック信号ＲＣＫの８周期ごとに、その時点での計測用クロック信号ＲＣＫを用いて基準クロック信号ＰＣＫの周期が逐次計測される。そして、周波数逓倍回路８は、その周期データＤＴとほぼ同一時点（正確には次に計測が行われるまでの８周期の間）での計測用クロック信号ＲＣＫを基に逓倍するので、たとえ計測用クロック信号ＲＣＫの周波数が変動しても逓倍クロック信号ＰＯＵＴ の周波数誤差は極めて小さくなる。
【００３７】
これに対し、基準クロック信号ＰＣＫが入力されていない期間では、周期データＤＴが得られないため、クロック発生回路１は、発振制御信号がＨレベルからＬレベルになった時に周期データレジスタ１１に記憶された過去の周期データＤＴと、その時々の計測用クロック信号ＲＣＫとに基づいて逓倍動作を行う。
【００３８】
基準クロック発振回路６は、水晶発振子やセラミック発振子など周波数変動が小さく高精度の発振子２を用いているため、計測用クロック信号ＲＣＫの周波数変動がなければ周期データＤＴは一定である。しかし、例えば温度変化や電圧変化により計測用クロック信号ＲＣＫの周波数が変動すると、記憶されている周期データＤＴを計測するのに用いた計測用クロック信号ＲＣＫの周波数と、現時点で逓倍に用いる計測用クロック信号ＲＣＫの周波数とが異なるので、逓倍クロック信号ＰＯＵＴ の周波数にもずれが生じる虞がある。
【００３９】
これに対し、本手段では上述したように基準クロック発振回路６を間欠的に発振動作させているので、一定時間ごとに周期データＤＴがその時点での計測用クロック信号ＲＣＫに基づいて更新（校正）される。その結果、上記逓倍クロック信号ＰＯＵＴ の周波数ずれがリセットされ、誤差が累積されることがなくなる。
【００４０】
以上説明した本実施形態によれば、周波数逓倍回路８に周期データレジスタ１１を付加することにより、基準クロック信号ＰＣＫが供給されない期間であっても、周期データレジスタ１１に記憶された周期データＤＴに基づいて逓倍動作が可能となる。その上で、基準クロック発振回路６を間欠動作させる構成としたので、基準クロック信号ＰＣＫを出力し続ける従来構成のクロック発生回路に比べ、発振停止期間が設けられた分だけ基準クロック発振回路６の消費電流および不要輻射ノイズを低減することができる。
【００４１】
また、周波数逓倍回路８における計測用クロック信号ＲＣＫの周波数に変動が生じても、基準クロック発振回路６が発振動作するごとに周期データＤＴが更新（校正）されるので、クロック発生回路１は高精度の逓倍クロック信号ＰＯＵＴ を出力し続けることができる。なお、間欠動作させる時間間隔は、クロック発生回路１が用いられる温度環境や電圧環境等に応じて、逓倍クロック信号ＰＯＵＴ の周波数ずれが仕様範囲内となるように適宜決定すればよい。
【００４２】
また、クロック同期回路５がスリープモードに移行する場合、基準クロック発振回路６の発振動作と周波数逓倍回路８の動作が停止するので、クロック発生回路１の消費電流も極めて小さくなる。
【００４３】
（第２の実施形態）
次に、本発明の第２の実施形態について、図４および図５を参照しながら説明する。
図４は、クロック発生回路の全体的な電気的構成を示すもので、図１と同一構成部分には同一符号を付して示している。すなわち、この図４に示すクロック発生回路１７は、図１に示すクロック発生回路１に対し、温度センサ１８を設けた構成および発振制御回路１９の構成を異にしている。温度センサ１８（温度検出手段に相当）はＩＣ内に設けられており、ＩＣの温度、特には周波数逓倍回路８の温度を検出するようになっている。
【００４４】
発振制御回路１９は、上記検出温度の変化割合の大きさに応じて、発振制御信号ＳＣがＨレベル（発振許可指令）となる時間間隔を制御するようになっている。具体的には、計測用クロック信号ＲＣＫの温度特性に合わせて、検出温度の変化割合（絶対値）が大きいほど基準クロック発振回路６が間欠的に発振動作する時間間隔を短く制御する。ただし、検出温度の変化割合の大きさが所定値以下となった場合には、比較的長い一定時間ごとに発振制御信号ＳＣをＨレベルとし、基準クロック発振回路６を発振動作させるようになっている。
【００４５】
図５は、検出温度とともにクロック発生回路１７の全体的な動作を示すタイミングチャートである。スリープ信号ＳＬがＨレベルの期間における動作は、第１の実施形態（図３参照）と同じであるため、図５においては省略している。検出温度が所定値以下となっている時刻ｔ１１以前および時刻１３以降では、基準クロック発振回路６は比較的長い周期Ｔ３で間欠的に発振動作し、その基準クロック信号ＰＣＫを周波数逓倍回路８に与えている。
【００４６】
これに対し、ＩＣの温度が急変する時刻ｔ１１からｔ１２の間では、基準クロック発振回路６は短い周期Ｔ１で間欠的に発振動作する。そして、ＩＣの温度変化がやや小さくなった時刻ｔ１２からｔ１３の間では、基準クロック発振回路６は、周期Ｔ１よりも長く且つ周期Ｔ３よりも短い周期Ｔ２で間欠的に発振動作する。
【００４７】
周波数逓倍回路８のＤＣＯ１６は、リングオシレータにより計測用クロック信号ＲＣＫを生成しているため、動作温度が変化すると計測用クロック信号ＲＣＫの周波数が変動する虞がある。基準クロック信号ＰＣＫが周波数逓倍回路８に常時入力されている従来のクロック発生回路では、基準クロック信号ＰＣＫの周期の計測と計測した周期データＤＴに基づく逓倍動作とがほぼ同時に行われるため、計測用クロック信号ＲＣＫの周波数が変動しても逓倍クロック信号ＰＯＵＴ の周波数誤差は殆ど生じない。
【００４８】
これに対し、本発明に係るクロック発生回路１７では、基準クロック信号ＰＣＫが間欠的にしか入力されないので、その入力されていない期間は、計測用クロック信号ＲＣＫの周波数変動に応じた周波数誤差が生じてしまう。ＩＣの温度を検出するのは、この計測用クロック信号ＲＣＫの周波数変動を検出するためである。
【００４９】
上述した本実施形態の発振制御によれば、温度変化により計測用クロック信号ＲＣＫの周波数が変動した場合、記憶されている周期データＤＴを計測するのに用いた計測用クロック信号ＲＣＫの周波数と、現時点で逓倍に用いる計測用クロック信号ＲＣＫの周波数とのずれが大きくなる前に、基準クロック信号ＰＣＫが入力され、その時点での計測用クロック信号ＲＣＫに基づいて周期データＤＴが更新される。従って、ＩＣの温度変化にかかわらず、逓倍クロック信号ＰＯＵＴ の周波数変動を抑えることができる。
【００５０】
また、検出温度の変化割合に応じて間欠発振動作の時間間隔を制御しているので、必要以上に基準クロック発振回路６を発振動作状態とする必要がなくなり、クロック発生回路１７の消費電流および不要輻射ノイズを極力低減しつつ、高精度の逓倍クロック信号ＰＯＵＴ を得ることができる。
【００５１】
さらに、検出温度の変化割合の大きさが所定値以下である場合でも一定時間ごとに基準クロック信号ＰＣＫを周波数逓倍回路８に入力させるので、例えば電圧変化など温度変化以外の要因で計測用クロック信号ＲＣＫの周波数にずれが生じても、逓倍クロック信号ＰＯＵＴ の精度が低下することを防止することができる。
【００５２】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
発振制御手段は、所定時間ごとに発振許可指令を与える発振制御信号ＳＣを出力すればよい。この所定時間は、必ずしも一定時間である必要はない。
計測用クロック信号ＲＣＫの周波数変動は、周波数逓倍回路８の動作電圧が変化する場合にも生じる虞がある。そこで、動作電圧または図示しない電源回路に入力されるバッテリ電圧を検出する電圧センサを設け、その電圧変化に応じて上記間欠発振動作の間隔を制御してもよい。また、温度センサ１８と電圧センサに係る制御を同時に行ってもよい。
【００５３】
温度センサ１８は、ＩＣの温度を検出することができる限りにおいてＩＣの外部に設けてもよい。
ＤＣＯ１６は、所定の位相差を有する多相クロック信号を生成し、周期データＤＴに基づいて、基準クロック信号ＰＣＫの周波数を当該多相クロック信号の位相差を分解能として逓倍した逓倍クロック信号ＰＯＵＴ を生成するように構成してもよい。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すクロック発生回路の全体的な電気的構成図
【図２】周波数逓倍回路の機能ブロック図
【図３】クロック発生回路の全体的な動作を示すタイミングチャート
【図４】本発明の第２の実施形態を示す図１相当図
【図５】検出温度とともにクロック発生回路の全体的な動作を示すタイミングチャート
【符号の説明】
１、１７はクロック発生回路、５はクロック同期回路（外部回路）、６は基準クロック発振回路、７、１９は発振制御回路（発振制御手段）、８は周波数逓倍回路、１１は周期データレジスタ（周期データ保持手段）、１３は周期計測回路（計測手段）、１６はデジタル制御発振器（計測用クロック出力手段）、１８は温度センサ（温度検出手段）である。
Claims (10)
- 発振制御信号により発振許可指令が与えられている期間発振動作を行って基準クロック信号を出力し、前記発振制御信号により発振停止指令が与えられている期間発振動作を停止して前記基準クロック信号の出力を停止する基準クロック発振回路と、
所定時間ごとに所定時間だけ発振許可指令を与える発振制御信号を出力する発振制御手段と、
前記基準クロック信号の周波数をデジタル処理により逓倍して出力する周波数逓倍回路とを備えて構成され、
前記周波数逓倍回路は、
デジタル制御による発振動作により前記基準クロック信号よりも周波数の高い計測用クロック信号を生成する計測用クロック出力手段と、
前記発振許可指令期間において前記基準クロック信号の周期を前記計測用クロック信号の周期に基づいて計測し周期データを得る計測手段と、
前記周期データを保持する周期データ保持手段と、
前記発振許可指令期間にあっては逐次計測される周期データに基づいて、前記発振停止指令期間にあっては前記周期データ保持手段に保持された周期データに基づいて、前記基準クロック信号の周波数を前記計測用クロック信号の周期を分解能として逓倍した逓倍クロック信号を生成する逓倍手段とを備えていることを特徴とするクロック発生回路。 - 前記発振制御手段は、一定時間ごとに一定時間だけ発振許可指令を与える発振制御信号を出力することを特徴とする請求項１記載のクロック発生回路。
- 前記発振制御手段は、前記計測用クロック出力手段の温度を検出する温度検出手段を備え、この検出温度に基づいて前記発振許可指令を与える時間間隔を制御することを特徴とする請求項１記載のクロック発生回路。
- 前記発振制御手段は、前記検出温度の変化割合が大きいほど前記発振許可指令を与える時間間隔が短くなるように制御することを特徴とする請求項３記載のクロック発生回路。
- 前記発振制御手段は、前記検出温度の変化割合の大きさが所定値以下である場合、一定時間ごとに発振許可指令を与えるように制御することを特徴とする請求項４記載のクロック発生回路。
- 前記発振許可指令期間において逐次計測される周期データのうち前記発振制御信号が発振許可指令から発振停止指令に変化した時点での最新のものが、前記周期データ保持手段に保持されることを特徴とする請求項１ないし５の何れかに記載のクロック発生回路。
- 前記発振許可指令期間において逐次計測される周期データは、その計測ごとに前記周期データ保持手段に保持されることを特徴とする請求項１ないし５の何れかに記載のクロック発生回路。
- 前記逓倍クロック信号により動作する外部回路が低消費電力動作モードに移行する場合、前記発振制御手段が前記発振制御信号を発振停止指令にするとともに、前記計測用クロック出力手段の動作が停止するように構成されていることを特徴とする請求項１ないし７の何れかに記載のクロック発生回路。
- 前記計測用クロック出力手段は、所定の位相差を有する多相クロック信号を生成し、
前記逓倍手段は、前記周期データに基づいて、前記基準クロック信号の周波数を前記多相クロック信号の位相差を分解能として逓倍した逓倍クロック信号を生成することを特徴とする請求項１ないし８の何れかに記載のクロック発生回路。 - 前記計測用クロック出力手段は、複数個の論理反転回路がリング状に接続されてなるリングオシレータとして構成されていることを特徴とする請求項９記載のクロック発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003047471A JP4036114B2 (ja) | 2003-02-25 | 2003-02-25 | クロック発生回路 |
| US10/778,120 US6972608B2 (en) | 2003-02-25 | 2004-02-17 | Clock generating circuit with a frequency multiplying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003047471A JP4036114B2 (ja) | 2003-02-25 | 2003-02-25 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004258868A true JP2004258868A (ja) | 2004-09-16 |
| JP4036114B2 JP4036114B2 (ja) | 2008-01-23 |
Family
ID=32866566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003047471A Expired - Fee Related JP4036114B2 (ja) | 2003-02-25 | 2003-02-25 | クロック発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6972608B2 (ja) |
| JP (1) | JP4036114B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8188782B1 (en) * | 2010-12-12 | 2012-05-29 | Mediatek Inc. | Clock system and method for compensating timing information of clock system |
| CN102638225A (zh) * | 2012-04-01 | 2012-08-15 | 北京集创北方科技有限公司 | 一种片上时钟频率的调整电路及调整方法 |
| US9843597B2 (en) * | 2015-01-05 | 2017-12-12 | International Business Machines Corporation | Controller area network bus monitor |
| CN113328735A (zh) * | 2021-05-24 | 2021-08-31 | 成都锐成芯微科技股份有限公司 | 晶体驱动电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3329088B2 (ja) * | 1994-02-16 | 2002-09-30 | 株式会社デンソー | パルス発生装置，周波数可変発振装置及びｐｌｌ装置 |
| JP3986572B2 (ja) * | 1995-03-23 | 2007-10-03 | 株式会社デンソー | 周波数逓倍装置 |
| JP4077979B2 (ja) * | 1999-05-27 | 2008-04-23 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP3633374B2 (ja) | 1999-06-16 | 2005-03-30 | 株式会社デンソー | クロック制御回路 |
-
2003
- 2003-02-25 JP JP2003047471A patent/JP4036114B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-17 US US10/778,120 patent/US6972608B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040164814A1 (en) | 2004-08-26 |
| US6972608B2 (en) | 2005-12-06 |
| JP4036114B2 (ja) | 2008-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10754370B2 (en) | Fine-grained clock resolution using low and high frequency clock sources in a low-power system | |
| US6853259B2 (en) | Ring oscillator dynamic adjustments for auto calibration | |
| US6225840B1 (en) | Clock generation circuit which reduces a transition time period and semiconductor device using the same | |
| US8049569B1 (en) | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes | |
| US6806698B2 (en) | Quantifying a difference between nodal voltages | |
| US7562237B2 (en) | Semiconductor integrated circuit device with internal power control system | |
| JP5008669B2 (ja) | 負荷変動補償回路、電子デバイス、試験装置、タイミング発生回路、及び負荷変動補償方法 | |
| JP2005049970A (ja) | 半導体集積回路 | |
| TWI499199B (zh) | 自動校正振盪訊號的方法及其裝置 | |
| US6084441A (en) | Apparatus for and method of processing data | |
| US7106118B2 (en) | Clock signal generator with low power comsumption function and method thereof | |
| US6686803B1 (en) | Integrated circuit incorporating circuitry for determining which of at least two possible frequencies is present on an externally provided reference signal and method therefor | |
| JP3633374B2 (ja) | クロック制御回路 | |
| US9966900B2 (en) | Apparatus for oscillator with improved precision and associated methods | |
| JP2000174615A (ja) | 集積回路の内部クロック周波数を自動補正する方法と装置 | |
| CN107645288B (zh) | 用于产生脉冲的电子电路、方法及电子装置 | |
| JP4036114B2 (ja) | クロック発生回路 | |
| US20150048895A1 (en) | Accurate frequency control using a mems-based oscillator | |
| JP2005252447A (ja) | ロック検出回路、ロック検出方法 | |
| JP2002228778A (ja) | リアルタイムクロック及び計時回路 | |
| JP2006115274A (ja) | ２つのｐｌｌを用いた微小時間差回路及び時間測定回路 | |
| JP5307532B2 (ja) | 周波数等変化測定法及びその装置 | |
| JP2009271941A (ja) | 半導体集積回路及びマイクロコンピュータ | |
| WO2011021276A1 (ja) | 温度検出装置、情報処理装置および温度検出装置の制御方法 | |
| JP2006229607A (ja) | 半導体装置及び発振周波数補正方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050413 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071001 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071009 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071022 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101109 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121109 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131109 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |