JPH1022795A - 逓倍回路 - Google Patents
逓倍回路Info
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- JPH1022795A JPH1022795A JP17821396A JP17821396A JPH1022795A JP H1022795 A JPH1022795 A JP H1022795A JP 17821396 A JP17821396 A JP 17821396A JP 17821396 A JP17821396 A JP 17821396A JP H1022795 A JPH1022795 A JP H1022795A
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- counter
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- gate
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Abstract
(57)【要約】
【課題】 原クロックが変動しても、デューティ５０％
の逓倍クロックを得る。 【解決手段】 カウンタ１６の最下位ビットを除く各ビ
ット出力ＱＡ２〜ＱＡＮがレジスタ１７にセットされ
る。即ち、レジスタ１７にはカウンタ１６の最大計数値
の１／２がセットされる。その後、カウンタ１６がリセ
ットされ、カウンタ１６の計数値がレジスタ１７のセッ
ト値に一致すると、一致検出パルスＣＩが得られ、第１
パルスＢ及び一致検出パルスＣＩを合成した合成パルス
ＤがＴフリップフロップ２１に印加される。従って、Ｔ
フリップフロップ２１からは原クロックＡを２倍周した
デューティ５０％の逓倍クロックＥが得られる。この逓
倍クロックＥは、原クロックＡが周期変動を起こして
も、その時点における原クロックＡの必ずデューティ５
０％の逓倍クロックＥを得ることができる。
の逓倍クロックを得る。 【解決手段】 カウンタ１６の最下位ビットを除く各ビ
ット出力ＱＡ２〜ＱＡＮがレジスタ１７にセットされ
る。即ち、レジスタ１７にはカウンタ１６の最大計数値
の１／２がセットされる。その後、カウンタ１６がリセ
ットされ、カウンタ１６の計数値がレジスタ１７のセッ
ト値に一致すると、一致検出パルスＣＩが得られ、第１
パルスＢ及び一致検出パルスＣＩを合成した合成パルス
ＤがＴフリップフロップ２１に印加される。従って、Ｔ
フリップフロップ２１からは原クロックＡを２倍周した
デューティ５０％の逓倍クロックＥが得られる。この逓
倍クロックＥは、原クロックＡが周期変動を起こして
も、その時点における原クロックＡの必ずデューティ５
０％の逓倍クロックＥを得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、原クロックに対し
て２倍周クロックを得るのに好適な逓倍回路に関する。
て２倍周クロックを得るのに好適な逓倍回路に関する。
【０００２】
【従来の技術】図３は、従来の逓倍回路を示す回路図で
あり、フリップフロップ接続されたＮＯＲゲート（１）
（２）、ＮＯＲゲート（１）の出力とＮＯＲゲート
（２）の一方の入力との間に直列接続されたインバータ
（３）（４）、インバータ（３）（４）の接続点と接地
との間に接続されたコンデンサ（５）、同様にＮＯＲゲ
ート（２）の出力とＮＯＲゲート（１）の一方の入力と
の間に直列接続されたインバータ（６）（７）、インバ
ータ（６）（７）の接続点と接地との間に接続されたコ
ンデンサ（８）、インバータ（４）（７）の出力が２入
力として印加されるＮＯＲゲート（９）、ＮＯＲゲート
（１）の他方の入力と接続されたインバータ（１）より
構成される。そして、原クロックがインバータ（１０
０）を介してＮＯＲゲート（１）の他方の入力に印加さ
れると共にＮＯＲゲート（２）の他方の入力に直接印加
されることにより、ＮＯＲゲート（９）から原クロック
を２倍周した逓倍クロックを得ることができる。
あり、フリップフロップ接続されたＮＯＲゲート（１）
（２）、ＮＯＲゲート（１）の出力とＮＯＲゲート
（２）の一方の入力との間に直列接続されたインバータ
（３）（４）、インバータ（３）（４）の接続点と接地
との間に接続されたコンデンサ（５）、同様にＮＯＲゲ
ート（２）の出力とＮＯＲゲート（１）の一方の入力と
の間に直列接続されたインバータ（６）（７）、インバ
ータ（６）（７）の接続点と接地との間に接続されたコ
ンデンサ（８）、インバータ（４）（７）の出力が２入
力として印加されるＮＯＲゲート（９）、ＮＯＲゲート
（１）の他方の入力と接続されたインバータ（１）より
構成される。そして、原クロックがインバータ（１０
０）を介してＮＯＲゲート（１）の他方の入力に印加さ
れると共にＮＯＲゲート（２）の他方の入力に直接印加
されることにより、ＮＯＲゲート（９）から原クロック
を２倍周した逓倍クロックを得ることができる。
【０００３】この状態を図４の波形図に示している。つ
まり、Ａ点におけるデューティ５０％の原クロックは、
コンデンサ（５）（８）の容量に応じて、Ｂ点及びＣ点
においてデューティ５０％を外れた状態で遅延した矩形
波に整形される。これらのＢ点及びＣ点の矩形波の論理
和を演算することにより、ＮＯＲゲート（９）の出力と
なるＤには原クロックの２倍周クロック所謂逓倍クロッ
クが得られる。
まり、Ａ点におけるデューティ５０％の原クロックは、
コンデンサ（５）（８）の容量に応じて、Ｂ点及びＣ点
においてデューティ５０％を外れた状態で遅延した矩形
波に整形される。これらのＢ点及びＣ点の矩形波の論理
和を演算することにより、ＮＯＲゲート（９）の出力と
なるＤには原クロックの２倍周クロック所謂逓倍クロッ
クが得られる。
【０００４】
【発明が解決しようとする課題】さて、マイクロコンピ
ュータ内部において、原クロックを基に作成した逓倍ク
ロックを使用する場合、マイクロコンピュータを正常に
動作させる関係上、逓倍クロックのデューティ比は５０
％であることが望ましい。従来の逓倍回路である図３に
おいて、逓倍クロックのデューティ比はコンデンサ
（５）（８）の容量に起因する。従って、マイクロコン
ピュータにおいて、電源電圧や周囲温度が変動すると、
それに伴ってコンデンサ（５）（８）に基づく遅延特性
が変動してしまい、逓倍クロックのデューティ比が５０
％から外れてしまい、使いものにならなくなってしまう
問題があった。更に、上記の理由からも明らかな様に、
コンデンサ（５）（８）による逓倍クロックのデューテ
ィ比の設定は困難であった。
ュータ内部において、原クロックを基に作成した逓倍ク
ロックを使用する場合、マイクロコンピュータを正常に
動作させる関係上、逓倍クロックのデューティ比は５０
％であることが望ましい。従来の逓倍回路である図３に
おいて、逓倍クロックのデューティ比はコンデンサ
（５）（８）の容量に起因する。従って、マイクロコン
ピュータにおいて、電源電圧や周囲温度が変動すると、
それに伴ってコンデンサ（５）（８）に基づく遅延特性
が変動してしまい、逓倍クロックのデューティ比が５０
％から外れてしまい、使いものにならなくなってしまう
問題があった。更に、上記の理由からも明らかな様に、
コンデンサ（５）（８）による逓倍クロックのデューテ
ィ比の設定は困難であった。
【０００５】そこで、本発明は、電源電圧や周囲温度が
変動しても、その影響を受けないで確実にデューティ５
０％の逓倍クロックを発生することのできる逓倍回路を
提供することを目的とする。
変動しても、その影響を受けないで確実にデューティ５
０％の逓倍クロックを発生することのできる逓倍回路を
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、原クロックの一方のエッジ変化を検出して第１パ
ルスを発生し、前記第１パルスの一方のエッジ変化を検
出して第２パルスを発生し、前記第１パルスの他方のエ
ッジ変化を検出して第３パルスを発生するパルス発生回
路と、前記第３パルスでリセットされると共に前記原ク
ロックより周波数の高い発振クロックを計数するカウン
タと、前記第２パルスに同期して、前記カウンタの計数
値の略１／２の値がセットされるレジスタと、前記カウ
ンタの計数値と前記レジスタの値とを比較し、前記カウ
ンタの計数値が前記レジスタの値と一致した時に一致パ
ルスを出力する一致検出回路と、前記第１パルスと前記
一致パルスとを合成する合成回路と、前記合成回路から
得られる合成パルスの一方のエッジ変化に応答して論理
値が変化する、前記原クロックを逓倍した逓倍クロック
を出力するフリップフロップと、を備えた点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、原クロックの一方のエッジ変化を検出して第１パ
ルスを発生し、前記第１パルスの一方のエッジ変化を検
出して第２パルスを発生し、前記第１パルスの他方のエ
ッジ変化を検出して第３パルスを発生するパルス発生回
路と、前記第３パルスでリセットされると共に前記原ク
ロックより周波数の高い発振クロックを計数するカウン
タと、前記第２パルスに同期して、前記カウンタの計数
値の略１／２の値がセットされるレジスタと、前記カウ
ンタの計数値と前記レジスタの値とを比較し、前記カウ
ンタの計数値が前記レジスタの値と一致した時に一致パ
ルスを出力する一致検出回路と、前記第１パルスと前記
一致パルスとを合成する合成回路と、前記合成回路から
得られる合成パルスの一方のエッジ変化に応答して論理
値が変化する、前記原クロックを逓倍した逓倍クロック
を出力するフリップフロップと、を備えた点である。
【０００７】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は、本発明の逓倍回路を示す回路図
である。尚、図１の構成の中で図３と同一素子について
は同一番号を記し、その説明を省略する。また、逓倍ク
ロックのデューティ比はコンデンサ（５）（８）の容量
に直接起因しない為、比較的小さい容量（ｐＦ程度）で
良く、マイクロコンピュータに内蔵可能である。また、
図２は図１の動作を表すタイムチャートである。
的に説明する。図１は、本発明の逓倍回路を示す回路図
である。尚、図１の構成の中で図３と同一素子について
は同一番号を記し、その説明を省略する。また、逓倍ク
ロックのデューティ比はコンデンサ（５）（８）の容量
に直接起因しない為、比較的小さい容量（ｐＦ程度）で
良く、マイクロコンピュータに内蔵可能である。また、
図２は図１の動作を表すタイムチャートである。
【０００８】図１において、（１０）はパルスＰＳＥ
（第２パルス）を発生する為のＡＮＤゲートであり、一
方の入力はＮＯＲゲート（９）の出力と接続され、他方
の入力はインバータ（１１）を介してＮＯＲゲート
（９）の出力と接続されると共に遅延素子としてのコン
デンサ（１２）を介して接地されている。即ち、ＡＮＤ
ゲート（１０）からは、ＮＯＲゲート（９）の出力であ
るＢ点の第１パルスの立ち上がり時にコンデンサ（１
２）の容量に応じた幅のパルスＰＳＥが発生する。この
コンデンサ（１２）は、Ｂ点の第１パルスのハイレベル
幅より短いハイレベル幅のパルスＰＳＥを作る為、コン
デンサ（５）（８）の容量よりも勿論小さく、マイクロ
コンピュータへの内蔵は可能である。同様に、（１３）
はパルスＲＳＴ（第３パルス）を発生する為のＮＯＲゲ
ートであり、一方の入力はＮＯＲゲート（９）の出力と
接続され、他方の入力はインバータ（１４）を介してＮ
ＯＲゲート（９）の出力と接続されると共に遅延素子と
してのコンデンサ（１５）を介して接地されている。即
ち、ＮＯＲゲート（１３）からは、ＮＯＲゲート（９）
の出力であるＢ点の第１パルスの立ち下がり時にコンデ
ンサ（１５）の容量に応じた幅のパルスＲＳＴが発生す
る。このコンデンサ（１５）は、Ｂ点の第１パルスのハ
イレベル幅より短いハイレベル幅のパルスＲＳＴを作る
為、コンデンサ（５）（８）の容量よりも勿論小さく、
マイクロコンピュータへの内蔵は可能である。尚、図１
及び図３に共通な従来の構成と上記構成よりパルス発生
回路が構成される。
（第２パルス）を発生する為のＡＮＤゲートであり、一
方の入力はＮＯＲゲート（９）の出力と接続され、他方
の入力はインバータ（１１）を介してＮＯＲゲート
（９）の出力と接続されると共に遅延素子としてのコン
デンサ（１２）を介して接地されている。即ち、ＡＮＤ
ゲート（１０）からは、ＮＯＲゲート（９）の出力であ
るＢ点の第１パルスの立ち上がり時にコンデンサ（１
２）の容量に応じた幅のパルスＰＳＥが発生する。この
コンデンサ（１２）は、Ｂ点の第１パルスのハイレベル
幅より短いハイレベル幅のパルスＰＳＥを作る為、コン
デンサ（５）（８）の容量よりも勿論小さく、マイクロ
コンピュータへの内蔵は可能である。同様に、（１３）
はパルスＲＳＴ（第３パルス）を発生する為のＮＯＲゲ
ートであり、一方の入力はＮＯＲゲート（９）の出力と
接続され、他方の入力はインバータ（１４）を介してＮ
ＯＲゲート（９）の出力と接続されると共に遅延素子と
してのコンデンサ（１５）を介して接地されている。即
ち、ＮＯＲゲート（１３）からは、ＮＯＲゲート（９）
の出力であるＢ点の第１パルスの立ち下がり時にコンデ
ンサ（１５）の容量に応じた幅のパルスＲＳＴが発生す
る。このコンデンサ（１５）は、Ｂ点の第１パルスのハ
イレベル幅より短いハイレベル幅のパルスＲＳＴを作る
為、コンデンサ（５）（８）の容量よりも勿論小さく、
マイクロコンピュータへの内蔵は可能である。尚、図１
及び図３に共通な従来の構成と上記構成よりパルス発生
回路が構成される。
【０００９】次に、（１６）はｎビットのカウンタであ
り、原クロックより周波数の高い発振クロックＯＳＣを
計数するものである。また、カウンタ（１６）はパルス
ＲＳＴによってリセットされる。（１７）はｎ−１ビッ
トのレジスタであり、パルスＰＳＥに同期してカウンタ
（１７）の最下位ビットを除くｎ−１ビット分の計数値
がセットされるものである。具体的には、カウンタ（１
６）の各ビット出力ＱＡ２〜ＱＡＮ（ＱＡＮは最上位ビ
ット）がレジスタ（１７）の入力Ｌ１〜ＬＮ−１に印加
され、その値がレジスタ（１７）の出力ＱＢ１〜ＱＢＮ
−１となる。即ち、パルスＰＳＥ、ＲＳＴはほぼ接近し
た時間内において発生するパルスである為、レジスタ
（１７）には、カウンタ（１６）が計数を開始してから
リセットされるまでの間に計数した値の半分の値がセッ
トされることになる。（１８）はＥＸＯＲ（排他的論
理）ゲートであり、レジスタ（１７）のビット数と対応
してｎ−１個設けられている。そして、各々のＥＸＯＲ
ゲート（１８）の入力には、カウンタ（１６）及びレジ
スタ（１７）の出力であるＱＡ１とＱＢ１、ＱＡ２とＱ
２、・・・ＱＡＮ−１とＱＢＮ−１、といった組み合わ
せが印加される。即ち、レジスタ（１７）にカウンタ
（１６）のその時点における最大計数値の半分の値がセ
ットされた後に、再びカウンタ（１６）が計数を開始し
て最上位ビットを除くカウンタ（１６）の計数値とレジ
スタ（１７）の値とが一致すると、ＥＸＯＲゲート（１
８）の出力は全て論理「０」となる。（１９）はＮＯＲ
ゲートであり、その入力にはｎ−１個のＥＸＯＲゲート
（１８）の出力が印加されると共にカウンタ（１６）の
最上位ビット出力ＱＡＮが印加される。尚、カウンタ
（１６）の計数値とレジスタ（１７）のセット値との一
致検出を行っている最中は、カウンタ（１６）の最上位
ビット出力ＱＡＮは常に「０」である為、カウンタ（１
６）の計数値がレジスタ（１７）のセット値になった期
間だけ、ＮＯＲゲート（１９）からは「１」の一致パル
スＣＩが出力される。尚、ＥＸＯＲゲート（１８）及び
ＮＯＲゲート（１９）が一致検出回路を構成する。（２
０）はＯＲゲート（合成回路）であり、一方の入力には
ＮＯＲゲート（９）の出力Ｂ（第１パルス）が印加さ
れ、他方の入力には一致パルスＣＩが印加される。従っ
て、ＯＲゲート（２０）からはその論理和である合成パ
ルスＤが出力される。（２１）は合成パルスＤが印加さ
れるＴフリップフロップであり、合成パルスＤの立ち上
がりを受けてハイレベル及びローレベルに交互に変化す
る、原クロックを２倍周した逓倍クロックＥを出力する
ものである。
り、原クロックより周波数の高い発振クロックＯＳＣを
計数するものである。また、カウンタ（１６）はパルス
ＲＳＴによってリセットされる。（１７）はｎ−１ビッ
トのレジスタであり、パルスＰＳＥに同期してカウンタ
（１７）の最下位ビットを除くｎ−１ビット分の計数値
がセットされるものである。具体的には、カウンタ（１
６）の各ビット出力ＱＡ２〜ＱＡＮ（ＱＡＮは最上位ビ
ット）がレジスタ（１７）の入力Ｌ１〜ＬＮ−１に印加
され、その値がレジスタ（１７）の出力ＱＢ１〜ＱＢＮ
−１となる。即ち、パルスＰＳＥ、ＲＳＴはほぼ接近し
た時間内において発生するパルスである為、レジスタ
（１７）には、カウンタ（１６）が計数を開始してから
リセットされるまでの間に計数した値の半分の値がセッ
トされることになる。（１８）はＥＸＯＲ（排他的論
理）ゲートであり、レジスタ（１７）のビット数と対応
してｎ−１個設けられている。そして、各々のＥＸＯＲ
ゲート（１８）の入力には、カウンタ（１６）及びレジ
スタ（１７）の出力であるＱＡ１とＱＢ１、ＱＡ２とＱ
２、・・・ＱＡＮ−１とＱＢＮ−１、といった組み合わ
せが印加される。即ち、レジスタ（１７）にカウンタ
（１６）のその時点における最大計数値の半分の値がセ
ットされた後に、再びカウンタ（１６）が計数を開始し
て最上位ビットを除くカウンタ（１６）の計数値とレジ
スタ（１７）の値とが一致すると、ＥＸＯＲゲート（１
８）の出力は全て論理「０」となる。（１９）はＮＯＲ
ゲートであり、その入力にはｎ−１個のＥＸＯＲゲート
（１８）の出力が印加されると共にカウンタ（１６）の
最上位ビット出力ＱＡＮが印加される。尚、カウンタ
（１６）の計数値とレジスタ（１７）のセット値との一
致検出を行っている最中は、カウンタ（１６）の最上位
ビット出力ＱＡＮは常に「０」である為、カウンタ（１
６）の計数値がレジスタ（１７）のセット値になった期
間だけ、ＮＯＲゲート（１９）からは「１」の一致パル
スＣＩが出力される。尚、ＥＸＯＲゲート（１８）及び
ＮＯＲゲート（１９）が一致検出回路を構成する。（２
０）はＯＲゲート（合成回路）であり、一方の入力には
ＮＯＲゲート（９）の出力Ｂ（第１パルス）が印加さ
れ、他方の入力には一致パルスＣＩが印加される。従っ
て、ＯＲゲート（２０）からはその論理和である合成パ
ルスＤが出力される。（２１）は合成パルスＤが印加さ
れるＴフリップフロップであり、合成パルスＤの立ち上
がりを受けてハイレベル及びローレベルに交互に変化す
る、原クロックを２倍周した逓倍クロックＥを出力する
ものである。
【００１０】以下、図２のタイムチャートを用いて図１
の動作を説明する。上記説明の通り、所定周波数の原ク
ロックＡが発生し、インバータ（１００）及びＮＯＲゲ
ート（２）の他方の入力に印加されると、原クロックＡ
の立ち上がりに同期して第１パルスＢがＮＯＲゲート
（９）から出力される。尚、第１パルスＢのハイレベル
期間の幅は、コンデンサ（５）（８）の容量に応じて変
化する。即ち、本発明の実施の形態では、第１パルスＢ
のハイレベル期間は原クロックＡのハイレベルに比べて
非常に短くて良い為、コンデンサ（５）（８）の容量は
小さくて済み、マイクロコンピュータへの内蔵が可能で
ある。従来では、第１パルスＢのハイレベル期間を原ク
ロックＡのハイレベル期間の１／２とすることにより、
この第１パルスＢを逓倍クロックとしていた為、コンデ
ンサ（５）（８）の容量を大きく設定しなければなら
ず、コンデンサ（５）（８）をマイクロコンピュータへ
内蔵することは不可能であり、基板面積の増大等の問題
があったが、本発明によりその問題を解決できる。
の動作を説明する。上記説明の通り、所定周波数の原ク
ロックＡが発生し、インバータ（１００）及びＮＯＲゲ
ート（２）の他方の入力に印加されると、原クロックＡ
の立ち上がりに同期して第１パルスＢがＮＯＲゲート
（９）から出力される。尚、第１パルスＢのハイレベル
期間の幅は、コンデンサ（５）（８）の容量に応じて変
化する。即ち、本発明の実施の形態では、第１パルスＢ
のハイレベル期間は原クロックＡのハイレベルに比べて
非常に短くて良い為、コンデンサ（５）（８）の容量は
小さくて済み、マイクロコンピュータへの内蔵が可能で
ある。従来では、第１パルスＢのハイレベル期間を原ク
ロックＡのハイレベル期間の１／２とすることにより、
この第１パルスＢを逓倍クロックとしていた為、コンデ
ンサ（５）（８）の容量を大きく設定しなければなら
ず、コンデンサ（５）（８）をマイクロコンピュータへ
内蔵することは不可能であり、基板面積の増大等の問題
があったが、本発明によりその問題を解決できる。
【００１１】第２パルスＰＳＥ及び第３パルスＲＳＴ
は、各々、第１パルスＢの立ち上がり及び立ち下がり時
点から発生する。さて、カウンタ（１６）が発振クロッ
クＯＳＣを計数するが、図２ではその状態を、三角波状
に表している。即ち、カウンタ（１６）のリセット時点
がゼロレベルであり、この三角波の上昇ラインはカウン
タ（１６）の計数値が大きくなっていくことを表してい
る。
は、各々、第１パルスＢの立ち上がり及び立ち下がり時
点から発生する。さて、カウンタ（１６）が発振クロッ
クＯＳＣを計数するが、図２ではその状態を、三角波状
に表している。即ち、カウンタ（１６）のリセット時点
がゼロレベルであり、この三角波の上昇ラインはカウン
タ（１６）の計数値が大きくなっていくことを表してい
る。
【００１２】カウンタ（１６）の最下位ビットを除く各
ビット出力ＱＡ２〜ＱＡＮは、第２パルスＰＳＥに同期
して、レジスタ（１７）にセットされる。その後、カウ
ンタ（１６）の計数値は第３パルスＲＳＴによりリセッ
トされる。上記した通り、第２パルスＰＳＥ及び第３パ
ルスＲＳＴの発生間隔は極めて短い為、この時点におけ
るカウンタ（１６）の最大計数値の１／２の一致検出を
後述のＥＸＯＲゲート（１８）及びＮＯＲゲート（１
９）を用いて行うことができる。時刻ｔにおいて、カウ
ンタ（１６）の計数値がレジスタ（１７）の値と一致
し、一致検出パルスＣＩが出力されると、第１パルスＢ
と一致検出パルスＣＩとがＯＲゲート（２０）により合
成され、合成パルスＤとなる。この合成パルスＤはＴフ
リップフロップ（２１）に印加され、図２の如く合成パ
ルスＤの立ち上がりで変化する、原クロックＡを２倍周
した逓倍クロックＥとなる。
ビット出力ＱＡ２〜ＱＡＮは、第２パルスＰＳＥに同期
して、レジスタ（１７）にセットされる。その後、カウ
ンタ（１６）の計数値は第３パルスＲＳＴによりリセッ
トされる。上記した通り、第２パルスＰＳＥ及び第３パ
ルスＲＳＴの発生間隔は極めて短い為、この時点におけ
るカウンタ（１６）の最大計数値の１／２の一致検出を
後述のＥＸＯＲゲート（１８）及びＮＯＲゲート（１
９）を用いて行うことができる。時刻ｔにおいて、カウ
ンタ（１６）の計数値がレジスタ（１７）の値と一致
し、一致検出パルスＣＩが出力されると、第１パルスＢ
と一致検出パルスＣＩとがＯＲゲート（２０）により合
成され、合成パルスＤとなる。この合成パルスＤはＴフ
リップフロップ（２１）に印加され、図２の如く合成パ
ルスＤの立ち上がりで変化する、原クロックＡを２倍周
した逓倍クロックＥとなる。
【００１３】本発明の実施の形態によれば、原クロック
Ａが何らかの要因を受けて変動（例えば周期が長くなっ
たり短くなったり）しても、第１、第２及び第３クロッ
クＢ、ＰＳＥ、ＲＳＴは原クロックＡの立ち上がりを受
けて発生する為、即ち、原クロックＡの変化に追随して
発生するものである。従って、カウンタ（１６）の計数
値をレジスタ（１７）にセットするタイミングも原クロ
ックＡの周期が長くなれば遅くなり、また原クロックＡ
の周期が短くなれば早くなる。更に、カウンタ（１６）
が計数し得る最大値も原クロックＡの周期に応じて変化
する。従って、原クロックＡが周期の変動を繰り返した
としても、この変動に応答して合成パルスＤが作成され
る為、原クロックＡのその変動時点におけるデューティ
５０％の逓倍クロックＥを必ず得ることができる。よっ
て、マイクロコンピュータを動作させるのに好適な回路
となる。
Ａが何らかの要因を受けて変動（例えば周期が長くなっ
たり短くなったり）しても、第１、第２及び第３クロッ
クＢ、ＰＳＥ、ＲＳＴは原クロックＡの立ち上がりを受
けて発生する為、即ち、原クロックＡの変化に追随して
発生するものである。従って、カウンタ（１６）の計数
値をレジスタ（１７）にセットするタイミングも原クロ
ックＡの周期が長くなれば遅くなり、また原クロックＡ
の周期が短くなれば早くなる。更に、カウンタ（１６）
が計数し得る最大値も原クロックＡの周期に応じて変化
する。従って、原クロックＡが周期の変動を繰り返した
としても、この変動に応答して合成パルスＤが作成され
る為、原クロックＡのその変動時点におけるデューティ
５０％の逓倍クロックＥを必ず得ることができる。よっ
て、マイクロコンピュータを動作させるのに好適な回路
となる。
【００１４】尚、本発明の実施の形態においては、レジ
スタ（１７）のビット数をカウンタ（１６）のビット数
より１ビット少ない構成としたが、これに限定されるこ
となく、２ビット以上少ない構成としても、一致検出パ
ルスＣＩのパルス幅が広くなるだけで、逓倍クロックＥ
を得る上では、動作上では何ら問題ない。
スタ（１７）のビット数をカウンタ（１６）のビット数
より１ビット少ない構成としたが、これに限定されるこ
となく、２ビット以上少ない構成としても、一致検出パ
ルスＣＩのパルス幅が広くなるだけで、逓倍クロックＥ
を得る上では、動作上では何ら問題ない。
【００１５】
【発明の効果】本発明によれば、原クロックが何らかの
要因を受けて変動したとしても、その辺同時点における
原クロックに対して、必ずデューティ５０％の逓倍クロ
ックを得ることができ、マイクロコンピュータに使用し
て好適な回路を提供できる利点が得られる。
要因を受けて変動したとしても、その辺同時点における
原クロックに対して、必ずデューティ５０％の逓倍クロ
ックを得ることができ、マイクロコンピュータに使用し
て好適な回路を提供できる利点が得られる。
【図１】本発明の逓倍回路を示す回路図である。
【図２】図１の動作を示すタイムチャートである。
【図３】従来の逓倍回路を示す回路図である。
【図４】図４の動作を示すタイムチャートである。
（１０） ＡＮＤゲート （１１）（１４） インバータ （１２）（１５） コンデンサ （１３）（１９） ＮＯＲゲート （１６） カウンタ （１７） レジスタ （１８） ＥＸＯＲゲート （２０） ＯＲゲート （２１） Ｔフリップフロップ
Claims (2)
- 【請求項１】 原クロックの一方のエッジ変化を検出し
て第１パルスを発生し、前記第１パルスの一方のエッジ
変化を検出して第２パルスを発生し、前記第１パルスの
他方のエッジ変化を検出して第３パルスを発生するパル
ス発生回路と、 前記第３パルスでリセットされると共に前記原クロック
より周波数の高い発振クロックを計数するカウンタと、 前記第２パルスに同期して、前記カウンタの計数値の略
１／２の値がセットされるレジスタと、 前記カウンタの計数値と前記レジスタの値とを比較し、
前記カウンタの計数値が前記レジスタの値と一致した時
に一致パルスを出力する一致検出回路と、 前記第１パルスと前記一致パルスとを合成する合成回路
と、 前記合成回路から得られる合成パルスの一方のエッジ変
化に応答して論理値が変化する、前記原クロックを逓倍
した逓倍クロックを出力するフリップフロップと、 を備えたことを特徴とする逓倍回路。 - 【請求項２】 前記レジスタのビット数は前記カウンタ
のビット数より少なく設定され、前記レジスタには前記
カウンタの最下位側のビットを除くビットがセットされ
ることを特徴とする請求項１記載の逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17821396A JPH1022795A (ja) | 1996-07-08 | 1996-07-08 | 逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17821396A JPH1022795A (ja) | 1996-07-08 | 1996-07-08 | 逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022795A true JPH1022795A (ja) | 1998-01-23 |
Family
ID=16044568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17821396A Pending JPH1022795A (ja) | 1996-07-08 | 1996-07-08 | 逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022795A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006217455A (ja) * | 2005-02-07 | 2006-08-17 | Kawasaki Microelectronics Kk | リングオシレータ回路 |
-
1996
- 1996-07-08 JP JP17821396A patent/JPH1022795A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006217455A (ja) * | 2005-02-07 | 2006-08-17 | Kawasaki Microelectronics Kk | リングオシレータ回路 |
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