CN1842070A - 具有多级的定时恢复电路 - Google Patents
具有多级的定时恢复电路 Download PDFInfo
- Publication number
- CN1842070A CN1842070A CNA2006100568528A CN200610056852A CN1842070A CN 1842070 A CN1842070 A CN 1842070A CN A2006100568528 A CNA2006100568528 A CN A2006100568528A CN 200610056852 A CN200610056852 A CN 200610056852A CN 1842070 A CN1842070 A CN 1842070A
- Authority
- CN
- China
- Prior art keywords
- signal
- circuit
- data
- clock signal
- extraction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000011084 recovery Methods 0.000 title claims abstract description 40
- 230000004044 response Effects 0.000 claims abstract description 33
- 238000000605 extraction Methods 0.000 claims description 127
- 239000000284 extract Substances 0.000 claims description 23
- 238000005070 sampling Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 15
- 230000010355 oscillation Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 25
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 22
- 238000012545 processing Methods 0.000 description 21
- 230000000694 effects Effects 0.000 description 16
- 238000001914 filtration Methods 0.000 description 10
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 6
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 6
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 240000005373 Panax quinquefolius Species 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003100 immobilizing effect Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003534 oscillatory effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0029—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of received data signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
一种定时恢复电路，包括：第一振荡电路，其被配置用来产生第一定时信号；第二振荡电路，其被配置用来产生第二定时信号；第一抽取电路，其耦合到第一时钟信号的供应节点和第一振荡电路，以产生通过响应于第一定时信号抽取第一时钟信号的脉冲而获得的第二时钟信号；以及第二抽取电路，其耦合到第一抽取电路和第二振荡电路，以产生通过响应于第二定时信号抽取第二时钟信号的脉冲而获得的第三时钟信号，其中第一定时信号和第二定时信号中的一个具有固定周期，而另外一个具有响应于反馈控制的周期。
Description
技术领域
本发明一般地涉及使接收器一侧与发送器一侧相同步的接收器电路，更具体而言，本发明涉及在接收器一侧恢复符号定时(symbol timing)的符号定时恢复电路。
背景技术
在高速串行通信中，提供了一定的方法以避免将时钟信号作为与通信数据相分离的信号来发送，从而减少通信线路的数目。在数据接收一侧，从发送器一侧发送的通信数据需要被正确地接收。为此，例如采用了符号定时恢复电路，来控制接收信号的相位以与数据接收一侧上的时钟同步。
图1示出了相关技术的符号定时恢复电路的配置示例。该符号定时恢复电路在日本专利申请公开No.2000-101659中有所公开。图1的符号定时恢复电路包括时钟控制电路10、触发器(F/F)11和12、数字滤波器13、相位比较器14、环路滤波器15、NCO(数控振荡器)16以及抽头系数计算单元17。
触发器11接收数据DATA，数据DATA以这样的足够高的频率进行取样以使得接收信号的所有信号频率分量都低于尼奎斯特(Nyquist)频率。触发器11利用时钟信号CLK1锁存所接收的数据DATA，并输出锁存后的数据。时钟信号CLK1的频率比所接收的数据DATA的符号速率的两倍还要高。因此，触发器11的输出等同于这样的接收数据，该接收数据是以时钟信号CLK1的频率对接收信号进行取样而得到的。
数字滤波器13响应于其中提供的抽头系数而延迟触发器11的输出，从而生成延迟后的接收数据。触发器12利用时钟信号CLK2锁存延迟后的接收数据，并输出锁存后的数据。时钟信号CLK2是通过利用时钟控制电路10抽取(decimate)时钟信号CLK1的时钟脉冲而获得的。这里，执行这样的控制以使得抽取后的频率等于接收数据DATA的符号速率的两倍。例如，接收数据DATA的符号速率可以是18MHz，时钟信号CLK1的频率可以是48MHz。这种情况下，时钟控制电路10在时钟信号CLK1的每四个时钟脉冲中抽取(丢弃)一个，从而生成36MHz的时钟信号CLK2。利用这样的配置，获得了以符号速率的两倍(18MHz×2＝36MHz)进行取样的接收数据。这种接收数据由交替出现的接收信号的过零点和数据标识点组成。
在上述操作中，时钟控制电路10进行的时钟抽取用来使接收器一侧上的时钟频率与接收信号的符号速率相匹配。另外，数字滤波器13施加的延迟用来调整接收信号的相位以与接收器一侧上的时钟信号同步。具体而言，在这种延迟中，利用响应于实际取样点和数据标识点或过零点之间的定时差的系数来执行滤波处理。结果，以偏离数据标识点或过零点的定时取得的样本(即，触发器11的输出)被内插以去除相位位移(定时位移)，从而计算在数据标识点或过零点处取样的值。
时钟控制电路10的抽取和数字滤波器13的滤波处理是基于利用触发器12的输出而进行的反馈控制来控制的。该反馈控制使得来源于数字滤波器13的滤波处理的触发器12的输出与数据标识点或过零点一致。具体而言，在触发器12的输出数据中，相位比较器14使用假定处在过零点处的数据的值和假定处在之前和之后的数据标识点处的数据的值，并计算与过零点的值和数据标识点的值假定应满足的条件之间的偏离。该计算出的值代表触发器12的输出和过零点或数据标识点之间的相位差。
从相位比较器14输出的指示相位差的值被环路滤波器15积分。NCO16以响应于环路滤波器15的输出指示的值的频率振荡。例如，环路滤波器15的输出越大，NCO 16的振荡频率就越高。环路滤波器15的输出越小，NCO 16的振荡频率就越低。NCO 16的振荡信号具有锯齿波形。响应于该锯齿波形的信号值，抽头系数计算单元17计算提供给数字滤波器13的滤波系数。
当在时钟信号CLK1的频率和符号速率的频率的两倍之间存在差时，触发器11的输出的取样点和数据标识点或过零点之间的定时差逐渐增大，然后逐渐减小。这种定时差随后再逐渐增大，然后又逐渐减小。重复这些动作。这里，锯齿波形值的变化与定时差中的这些变化匹配。由数字滤波器13执行的处理抵消了这种定时差。
当在时钟信号CLK1的频率和符号速率的频率的两倍之间存在差时，需要下调触发器11的输出的取样数目，这是因为这些取样的数目大于数据标识点和过零点的数目。即使数字滤波器13抵消了定时差，也会出现这种需要。时钟控制电路10在与从NCO 16输出的锯齿波形的下降沿相对应的定时处抽取时钟脉冲，从而实现期望的抽取。
图2用于说明时钟控制电路10对时钟信号的抽取。如图2所示，在与从NCO 16输出的锯齿信号的下降沿相对应的定时处抽取时钟信号CLK1的一个时钟脉冲，从而生成时钟信号CLK2。
在如图1所示的符号定时恢复电路中，当时钟脉冲抽取率是整数的倒数，如1/2(每两个抽取一个)或1/3(每三个抽取一个)时，操作性能会极大地降低。
图3用于说明与以1/2的速率抽取时钟信号CLK1相关联的问题。当在理想状况下以1/2的速率抽取时钟信号CLK1时，在与示为NCO2的锯齿波形的下降沿相对应的定时处丢弃时钟脉冲，该锯齿波形的周期为时钟信号CLK1的周期的两倍。因此，在时钟脉冲的均衡抽取后，获得了诸如时钟脉冲均匀分布的时钟信号CLK2之类的信号。然而，在实际电路中，由于例如在图1中所示的从环路滤波器15到NCO 16的抖动效应，NCO16的输出信号的下降沿可能会有波动的定时。这种情况下，获得了示为NCO3的信号波形。当在与这种锯齿信号的下降沿相对应的定时处抽取时钟脉冲时(抽取紧跟着每个下降沿之后的时钟脉冲)，所得到的波形将类似于示在图底部的时钟信号CLK3。
时钟信号CLK3具有所期望的等于1/2的抽取比(抽取率)。然而，时钟脉冲的分布是非常不均匀的。我们本意所希望的操作是利用诸如图3中所示的时钟信号CLK2之类的时钟信号来执行图1的触发器12的锁存操作，从而生成数据标识点的值和过零点的值在其中交替出现的数据。然而，实际上，诸如图3中所示的时钟信号CLK3之类的不规则时钟信号被用来执行图1中所示的触发器12的锁存操作。这不能实现正确的抽取以留下正确的数据标识点的值和过零点的值。结果，接收信号的恢复变得不准确，从而引起信号接收性能的降低。
图4示出了通过仿真获得的抽取率和错误率之间的关系。在图4中，垂直轴代表BER(误码率)，水平轴代表NCO旋转比(revolutionratio)。这里，2.000的NCO旋转比对应于1/2的抽取率。NCO旋转比和抽取率是倒数关系。
如图4所示，在为2的NCO旋转比(1/2的抽取率)附近性能的降低是很明显的。另外，在抽取率为整数倒数的点处，如对应于NCO旋转比3和4(抽取率为1/3和1/4)的点处，性能的降低增强。随着NCO旋转比从3增大到4、5等等，抽取样本的数目对取样点的总数目的比率减小。结果，对由锯齿波形中的波动引起的波动抽取定时的BER性能的影响减小。
作为用于避免在抽取率等于整数倒数时发生的性能降低问题的方法，可以提供多个取样时钟，并且取决于符号速率选择性地使用这些时钟，从而避免抽取比变为整数倒数的情形。然而，这种使用多个时钟的配置带来了电路变得复杂和电路尺寸增加的问题。另外，难以无缝地切换时钟，从而带来了无法容易地改变符号速率的问题。
因此，需要一种可以防止与时钟信号的抽取相关联的性能降低的定时恢复电路和抽取时钟生成方法。
发明内容
本发明的一般目的是提供一种定时恢复电路和抽取时钟生成方法，其基本克服了由相关技术的限制和缺点引起的一个或多个问题。
本发明的特征和优点将在下面的描述中给出，并且部分从下面的描述和附图中变清楚，或者可以根据描述中提供的教导通过实践本发明来获知。本发明的目的以及其他特征和优点将通过在说明书中特别指出的定时恢复电路和抽取时钟生成方法来实现和获得，在说明书中以这样的完全、清楚、简明和准确的术语提出了这些内容以使得本领域普通技术人员能够实践本发明。
为了实现根据本发明目的的这些和其他优点，本发明提供了一种定时恢复电路，包括：第一振荡电路，其被配置用来在输出节点产生第一定时信号；第二振荡电路，其被配置用来在输出节点产生第二定时信号；第一抽取电路，其耦合到第一时钟信号的供应节点和第一振荡电路的输出节点，以在输出节点产生通过响应于第一定时信号抽取第一时钟信号的脉冲而获得的第二时钟信号；以及第二抽取电路，其耦合到第一抽取电路的输出节点和第二振荡电路的输出节点，以产生通过响应于第二定时信号抽取第二时钟信号的脉冲而获得的第三时钟信号，其中第一定时信号和第二定时信号中的一个具有固定周期，而第一定时信号和第二定时信号中的另外一个具有响应于反馈控制的周期。
根据本发明的另一个方面，提供了一种在定时恢复电路中生成抽取时钟的方法，所述定时恢复电路生成通过响应于利用输出数据信号的相位进行的反馈控制抽取第一时钟信号的脉冲而获得的第二时钟信号，并且通过响应于反馈控制调整输入数据信号的取样点的相位并响应于第二时钟信号抽取取样点，来生成输出数据信号。该方法包括：第一抽取步骤，其生成通过抽取第一时钟信号的脉冲而获得的中间时钟信号；以及第二抽取步骤，其生成通过抽取中间时钟信号的脉冲而获得的第二时钟信号，其中第一抽取步骤和第二抽取步骤中的一个以响应于反馈控制的间隔抽取脉冲，而第一抽取步骤和第二抽取步骤中的另外一个以固定间隔抽取脉冲。
根据本发明的至少一个实施例，符号定时恢复电路将时钟信号的抽取划分为多个抽取级，从而使有一个部分利用不受抖动影响的固定抽取率来执行抽取处理，而另一个部分在存在抖动效应的情况下利用基于反馈的抽取率来执行抽取处理。这些部分组合在一起以实现期望的抽取率。在该配置中，利用固定抽取率进行的抽取处理可以降低基于反馈的抽取处理的抽取率。因此，可以减少抖动对基于反馈的抽取处理的影响。
附图说明
本发明的其他目的和另外的特征将从下面结合附图的详细描述中变清楚，在附图中：
图1示出了相关技术的符号定时恢复电路的配置示例；
图2用于说明时钟控制电路对时钟信号的抽取；
图3用于说明与以1/2的速率抽取时钟信号相关联的问题；
图4示出了抽取率和通过仿真获得的错误率之间的关系；
图5示出了根据本发明的符号定时恢复电路的基本配置；
图6示出了图5的电路对时钟信号的抽取示例；
图7示出了根据本发明的符号定时恢复电路的第一实施例的配置；
图8的波形图示出了从时钟信号CLK1到时钟信号CLK2的抽取处理和从时钟信号CLK2到时钟信号CLK3的抽取处理；以及
图9示出了根据本发明的符号定时恢复电路的第二实施例的配置。
具体实施方式
下面将参考附图描述本发明的实施例。
图5示出了根据本发明的符号定时恢复电路的基本配置。图5的符号定时恢复电路包括第一抽取电路20、第二抽取电路21、第一NCO 22、第二NCO 23以及相位比较和环路滤波器24。
第一抽取电路20和第二抽取电路21中的每一个对应于如图1中所示包括时钟控制电路10、数字滤波器13、触发器12和抽头系数计算单元17的部分。第一抽取电路20和第二抽取电路21中的每一个通过滤波处理等调整输入接收数据的定时，并抽取取样点，从而产生经定时调整的、抽取后的接收数据。另外，第一抽取电路20和第二抽取电路21中的每一个抽取输入到其中的时钟信号以产生抽取后的时钟信号。
第一抽取电路20的滤波处理和抽取处理由第一NCO 22的输出信号控制。第二抽取电路21的滤波处理和抽取处理由第二NCO 23的输出信号控制。
第一NCO 22以固定振荡频率振荡以产生具有预定周期的锯齿信号。第一NCO 22的输出被固定到预定频率，从而是高度精确的，且不受抖动的影响。
第二NCO 23基于类似于结合图1所述的反馈控制来产生锯齿信号。即，该反馈控制使得从第二抽取电路21输出的数据信号与数据标识点和过零点一致。具体而言，相位比较和环路滤波器24使用其相位比较功能来检测触发器12的数据输出和过零点或数据标识点之间的相位差，并使用其环路滤波功能对相位差进行积分。第二NCO 23以响应于相位比较和环路滤波器24的输出所指示的值的频率振荡。
因此，第二抽取电路21的输出变为这样的接收数据，该接收数据被以两倍的符号速率进行取样，即，在该数据中，接收信号的数据标识点和过零点的值交替出现。
在图5的配置中，第一抽取电路20首先以精确的抽取定时抽取时钟信号CLK1以产生时钟信号CLK2，然后，第二抽取电路21以响应于与符号速率的偏离的抽取率抽取时钟信号CLK2，从而产生时钟信号CLK3。选择在从时钟信号CLK1到时钟信号CLK2的第一级的抽取率，使得在从时钟信号CLK2到时钟信号CLK3的第二级的抽取率不被设置为诸如1/2或1/3之类的产生大的抖动效应的速率。
这样一来，根据本发明的符号定时恢复电路将时钟信号的抽取划分为多个抽取级，从而使有一个部分利用不受抖动影响的固定抽取率来执行抽取处理，而另一个部分在存在抖动效应的情况下利用基于反馈的抽取率来执行抽取处理。这些部分组合在一起以实现期望的抽取率。在该配置中，利用固定抽取率进行的抽取处理可以降低基于反馈的抽取处理的抽取率。因此，可以减少抖动对基于反馈的抽取处理的影响。
图6示出了图5的电路对时钟信号的抽取示例。在图6的示例中，具有固定周期的锯齿信号NCO1被用来抽取时钟信号CLK1以产生时钟信号CLK2。该抽取处理对应于图5中所示的第一抽取电路20进行的抽取。锯齿信号NCO1不受抖动效应的影响并且以固定周期振荡，从而使时钟信号CLK2具有均匀分布的时钟脉冲。
此后，具有基于反馈控制的周期的锯齿信号NCO2被用来抽取时钟信号CLK2以产生时钟信号CLK3。该抽取处理对应于图5中所示的第二抽取电路21进行的抽取。由于抖动效应的影响，锯齿信号NCO2的周期有波动。由于从时钟信号CLK2到时钟信号CLK3的抽取频率很低，因此抽取位置的失准对接收信号的质量只有很小的影响。
图7示出了根据本发明的符号定时恢复电路的第一实施例的配置。图7的符号定时恢复电路包括时钟控制电路31、触发器32、数字滤波器33、相位比较器34、环路滤波器35、NCO 36、抽头系数计算单元37、时钟控制电路41、触发器42、数字滤波器43、抽头系数计算单元44和NCO 45。
时钟控制电路31、触发器32、数字滤波器33和抽头系数计算单元37对应于图5的第二抽取电路21。相位比较器34和环路滤波器35对应于图5的相位比较和环路滤波器24。NCO 36对应于图5的第二NCO 23。时钟控制电路41、触发器42、数字滤波器43和抽头系数计算单元44对应于图5的第一抽取电路20。NCO 45对应于图5的第一NCO 22。两级抽取处理的操作与结合图5所述的相同。
数字滤波器43响应于其中提供的抽头系数而延迟接收数据DATA，从而产生延迟后的接收数据。触发器42利用时钟信号CLK2锁存延迟后的接收数据，并输出锁存后的数据。时钟信号CLK2是通过利用时钟控制电路41以固定抽取率抽取时钟信号CLK1而获得的。这生成了这样的接收数据，对该数据的取样数目被抽取到接近于所期望的取样速率的速率(即，符号速率的两倍)，这还生成了频率接近于所期望的取样频率的时钟信号CLK2。
时钟控制电路41的抽取处理和数字滤波器43的滤波处理由NCO 45控制。NCO 45以固定周期振荡以产生锯齿波形。响应于该锯齿波形的信号值，抽头系数计算单元44计算提供给数字滤波器43的滤波系数。另外，时钟控制电路41检测从NCO 45输出的锯齿波形的下降沿(即，信号值返回到其初始值的时刻)，并在与所述的检测相同的定时处抽取(丢弃)时钟脉冲，从而实现所期望的抽取处理。
NCO 45包括用于多位数据的触发器62和加法器61。加法器61将固定值加上触发器62的输出，并将和提供给触发器62。触发器62与预定时钟同步地锁存所提供的和。利用该配置，获得了这样的输出，该输出的值与预定时钟同步地累积增加。一步的增量等于输入到加法器61中的固定值。还提供了这样的配置，使得一旦达到最大值触发器62的输出就被复位并返回到零。
数字滤波器33响应于其中提供的抽头系数而延迟触发器42的输出，从而生成延迟后的接收数据。触发器32利用时钟信号CLK3锁存延迟后的接收数据，并输出锁存后的数据。时钟信号CLK3是通过利用时钟控制电路31抽取时钟信号CLK2的时钟脉冲而获得的。这里，执行这样的控制使得抽取后的频率等于接收数据DATA的符号速率的两倍。利用该配置，获得了以符号速率的两倍进行取样的接收数据。这种接收数据由交替出现的接收信号的数据标识点和过零点组成。
时钟控制电路31的抽取和数字滤波器33的滤波处理是基于利用触发器32的输出而进行的反馈控制来控制的。该反馈控制使得数字滤波器33的滤波处理所产生的触发器32的输出与数据标识点或过零点一致。具体而言，在触发器32的输出数据中，相位比较器34使用假定处在过零点处的数据的值和假定处在之前和之后的数据标识点处的数据的值，并计算与过零点的值和数据标识点的值假定应满足的条件之间的偏离。该计算出的值代表触发器32的输出和过零点或数据标识点之间的相位差。
从相位比较器34输出的指示相位差的值被环路滤波器35积分。NCO36以响应于环路滤波器35的输出指示的值的频率振荡。例如，环路滤波器35的输出越大，NCO 36的振荡频率就越高。环路滤波器35的输出越小，NCO 36的振荡频率就越低。NCO 36的振荡信号具有锯齿波形。响应于该锯齿波形的信号值，抽头系数计算单元37计算提供给数字滤波器33的滤波系数。另外，时钟控制电路31检测从NCO 36输出的锯齿波形的下降沿(即，信号值返回到其初始值的时刻)，并在与所述的检测相同的定时处抽取(丢弃)时钟脉冲，从而实现所期望的抽取处理。
NCO 36包括用于多位数据的触发器52和加法器51。加法器51获得固定值、环路滤波器35的输出以及触发器52的输出的和，并将和提供给触发器52。触发器52与预定时钟同步地锁存所提供的和。利用该配置，获得了这样的输出，其值与预定时钟同步地累积增加。一步的增量等于固定基础值加上输入到加法器51中的环路滤波器35的输出所得的值。还提供了这样的配置，使得一旦达到最大值触发器52的输出就被复位并返回到零。
下面将参考这样的示例描述本发明的抽取处理，在该示例中，图7中所示的符号定时恢复电路从48MHz时钟信号CLK1生成40MHz时钟信号CLK2，并进一步从40MHz时钟信号CLK2生成32MHz时钟信号CLK3。图8的波形图示出了从时钟信号CLK1到时钟信号CLK2的抽取处理和从时钟信号CLK2到时钟信号CLK3的抽取处理。
在该示例中，假定NCO 36和NCO 45的输出是8位数据。为了从48MHz时钟信号CLK1生成40MHz时钟信号CLK2，并进一步从40MHz时钟信号CLK2生成32MHz时钟信号CLK3，第一级以1/6的抽取率执行抽取，第二级以1/5的抽取率执行抽取。
为了在NCO 45中实现1/6的抽取率，输入到图7所示的加法器61中的固定值被设为42(几乎等于256步(8位)被6除)。随着图7中所示的触发器62与时钟信号CLK1同步地执行锁存操作，获得了锯齿波形，该波形在等于时钟信号CLK1的6个周期的时间段内从0增加到256(准确地说，该数目是252＝42×6)。该波形在图8中示为NCO1。尽管1/6的抽取率是整数的倒数，但是获得了如图8所示的脉冲被均匀抽取的时钟信号CLK2，这是因为在第一级处执行的抽取处理利用了不受抖动效应影响的固定周期锯齿波形。
假定NCO 36实现1/5的抽取率，图7中所示的加法器51的基础值被设为51(几乎等于256步(8位)被5除)。该设置值被加到充当反馈调整的环路滤波器35的输出上。因此，响应于反馈调整，在NCO 36的输出累积增加时一步的增量与基础值“51”相偏离。以这种方式生成的锯齿波形在图8中示为NCO2。该反馈调整包括抖动效应，从而NCO2的下降沿的定时由于抖动而产生波动。然而，在图8所示的示例中，抽取率仅有1/5，从而抖动效应不明显。
由于抖动效应而导致时钟脉冲抽取的位置偏位的信号在图8的底部示为时钟信号CLK3’。由箭头A指示的部分对应于由于抖动效应而导致时钟脉冲抽取的位置偏位的点。这种偏位最大只可能在时钟信号CLK1的每6个周期中发生一次。然而，在相关技术的单级抽取配置中，需要1/3的抽取率以通过抽取将48MHz时钟信号CLK1转换为32MHz。这种情况下，由于抖动效应导致的抽取位置的偏位最大在时钟信号CLK1的每3个周期中发生一次。
在上述示例中，出于简化说明的目的，已经描述了在第一级处抽取率为1/6并且在第二级处抽取率为1/5的情形。例如，第二级的抽取率可设为发生频率较低的诸如1/8之类的较小的值。这种设置比上述示例提供了更为稳定的性能。另外，尽管参考使用8位数据的NCO进行了描述，但是大多数情况下实际数据大小可设为24位或该数目附近。
在图8所示的示例中，由NCO 45生成的振荡波形NCO 1和由NCO36生成的振荡波形NCO2被设为相同周期。应当注意，振荡的初始值被设为不同的值，从而防止NCO1和NCO2的下降沿彼此一致。如果NCO1返回到0的定时和NCO2返回到0的定时彼此一致或接近，则在第二级处抽取的时钟脉冲的位置紧跟着在第一级处抽取的时钟脉冲的位置。这种情况下，作为两级抽取处理的结果的时钟信号CLK3具有非常不均匀的脉冲分布，其中丢弃了连续的脉冲。
为了避免这种情形，优选地使第一级的NCO 45的下降沿定时不同于第二级的NCO 36的下降沿定时，如图8中的示例所示。为了实现这一目的，例如，NCO 45可以从初始值0开始操作，而NCO 36可以从初始值100左右开始操作。利用这种NCO初始值的不同设置，可以获得具有均匀脉冲分布的时钟信号。在第一级NCO的周期与第二级NCO的周期不同的情况下，在对应于这些周期的最小公倍数的定时处发生连续抽取。然而，由于这种连续抽取的发生频率极低，因此这不是个明显问题。
图9示出了根据本发明的符号定时恢复电路的第二实施例的配置。在图9中，与图7中相同的元件以相同的标号指代，并且省略其描述。
在图9所示的符号定时恢复电路中，与图7所示的符号定时恢复电路相比，第一级抽取处理的角色和第二级抽取处理的角色被互换。在图7所示的配置中，在第一级处执行具有固定抽取率的抽取处理，而在第二级处执行具有基于反馈控制的抽取率的抽取处理。相反，在图9所示的配置中，在第一级处执行具有基于反馈控制的抽取率的抽取处理，而在第二级处执行具有固定抽取率的抽取处理。即，环路滤波器35的输出被提供给第一级处的NCO 45的加法器61，而第二级的NCO 36的加法器51仅具有固定值。
即使在图9所示的配置中，相位比较器34、环路滤波器35、NCO45、抽头系数计算单元44、数字滤波器43、触发器42、数字滤波器33和触发器32也一起构成了反馈路径，其实现了等同于图7中的反馈控制。另外，NCO 36、时钟控制电路31和触发器32提供了具有固定抽取率的抽取处理。这提供了与图7所示配置相同的优点。即，通过降低基于反馈控制的抽取处理的抽取率，减小了抖动效应。
另外，本发明并不限于这些实施例，而是可以在不脱离本发明的范围的前提下进行各种变化和修改。
本申请基于2005年3月28日向日本专利局提交的在先日本专利申请No.2005-093004并要求其优先权，这里通过引用并入其全部内容。
Claims (10)
1.一种定时恢复电路，包括：
第一振荡电路，其被配置用来在输出节点产生第一定时信号；
第二振荡电路，其被配置用来在输出节点产生第二定时信号；
第一抽取电路，其耦合到第一时钟信号的供应节点和所述第一振荡电路的输出节点，以在输出节点产生通过响应于所述第一定时信号抽取所述第一时钟信号的脉冲而获得的第二时钟信号；以及
第二抽取电路，其耦合到所述第一抽取电路的输出节点和所述第二振荡电路的输出节点，以产生通过响应于所述第二定时信号抽取所述第二时钟信号的脉冲而获得的第三时钟信号，
其中所述第一定时信号和所述第二定时信号中的一个具有固定周期，而所述第一定时信号和所述第二定时信号中的另外一个具有响应于反馈控制的周期。
2.如权利要求1所述的定时恢复电路，其中所述第一抽取电路还耦合到第一数据信号的供应节点以将所述第一数据信号转换为与所述第二时钟信号同步的第二数据信号，并且所述第二抽取电路将所述第二数据信号转换为与所述第三时钟信号同步的第三数据信号，以在输出节点输出所述第三数据信号。
3.如权利要求2所述的定时恢复电路，还包括：
相位检测电路，其耦合到所述第二抽取电路的输出节点，以输出响应于所述第三数据信号的相位的相位检测信号；以及
环路滤波器，其耦合到所述相位检测电路以接收所述相位检测信号，
其中所述第一振荡电路和所述第二振荡电路中只有一个耦合到所述环路滤波器的输出。
4.如权利要求3所述的定时恢复电路，其中所述第一抽取电路包括：
被配置用来调整所述第一数据信号的相位的电路；以及
被配置用来通过与所述第二时钟信号同步地锁存经相位调整的第一数据信号来生成所述第二数据信号的电路，
并且其中所述第二抽取电路包括：
被配置用来调整所述第二数据信号的相位的电路；以及
被配置用来通过与所述第三时钟信号同步地锁存经相位调整的第二数据信号来生成所述第三数据信号的电路。
5.如权利要求4所述的定时恢复电路，其中所述被配置用来调整所述第一数据信号的相位的电路响应于所述第一定时信号来调整所述第一数据信号的相位，并且所述被配置用来调整所述第二数据信号的相位的电路响应于所述第二定时信号来调整所述第二数据信号的相位。
6.如权利要求5所述的定时恢复电路，其中所述被配置用来调整所述第一数据信号的相位的电路和所述被配置用来调整所述第二数据信号的相位的电路包括数字滤波器。
7.如权利要求1所述的定时恢复电路，其中所述第一振荡电路和所述第二振荡电路包括数控振荡器。
8.如权利要求1所述的定时恢复电路，其中所述第一振荡电路和所述第二振荡电路分别从不同的初始值开始振荡。
9.一种在定时恢复电路中生成抽取时钟的方法，所述定时恢复电路生成通过响应于利用输出数据信号的相位进行的反馈控制抽取第一时钟信号的脉冲而获得的第二时钟信号，并且通过响应于所述反馈控制调整输入数据信号的取样点的相位并响应于所述第二时钟信号抽取所述取样点，来生成所述输出数据信号，所述方法包括：
第一抽取步骤，其生成通过抽取所述第一时钟信号的脉冲而获得的中间时钟信号；以及
第二抽取步骤，其生成通过抽取所述中间时钟信号的脉冲而获得的第二时钟信号，
其中所述第一抽取步骤和所述第二抽取步骤中的一个以响应于所述反馈控制的间隔抽取脉冲，而所述第一抽取步骤和所述第二抽取步骤中的另外一个以固定间隔抽取脉冲。
10.如权利要求9所述的方法，其中所述第一抽取步骤生成通过调整所述输入数据信号的取样点的相位并响应于所述中间时钟信号抽取所述取样点而获得的中间数据信号，并且所述第二抽取步骤生成通过调整所述中间数据信号的取样点的相位并响应于所述第二时钟信号抽取所述中间数据信号的取样点而获得的输出数据信号。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005093004A JP4213132B2 (ja) | 2005-03-28 | 2005-03-28 | タイミングリカバリ回路及び間引きクロック生成方法 |
| JP2005-093004 | 2005-03-28 | ||
| JP2005093004 | 2005-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1842070A true CN1842070A (zh) | 2006-10-04 |
| CN1842070B CN1842070B (zh) | 2010-04-14 |
Family
ID=37030914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006100568528A Expired - Fee Related CN1842070B (zh) | 2005-03-28 | 2006-03-09 | 具有多级的定时恢复电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7173994B2 (zh) |
| JP (1) | JP4213132B2 (zh) |
| CN (1) | CN1842070B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101286797B (zh) * | 2008-05-19 | 2011-12-28 | 中兴通讯股份有限公司 | 基于obsai协议的定时信号传递方法及系统 |
| CN105229964A (zh) * | 2013-05-10 | 2016-01-06 | 三菱电机株式会社 | 信号处理装置 |
| US11777701B2 (en) * | 2018-07-10 | 2023-10-03 | Socionext Inc. | Phase synchronization circuit, transmission and reception circuit, and integrated circuit |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5108407B2 (ja) | 2007-07-25 | 2012-12-26 | 富士通セミコンダクター株式会社 | シンボルタイミングリカバリ回路 |
| JP5560778B2 (ja) * | 2010-03-05 | 2014-07-30 | 日本電気株式会社 | クロック乗せ換え回路、及びクロック乗せ換え方法 |
| US8897656B2 (en) * | 2010-07-08 | 2014-11-25 | Em Photonics, Inc. | Synchronizing phases of multiple opitcal channels |
| US9088328B2 (en) | 2011-05-16 | 2015-07-21 | Intel Mobile Communications GmbH | Receiver of a mobile communication device |
| US8826062B2 (en) | 2011-05-23 | 2014-09-02 | Intel Mobile Communications GmbH | Apparatus for synchronizing a data handover between a first clock domain and a second clock domain through phase synchronization |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896334A (en) * | 1988-10-24 | 1990-01-23 | Northern Telecom Limited | Method and apparatus for timing recovery |
| US5539784A (en) * | 1994-09-30 | 1996-07-23 | At&T Corp. | Refined timing recovery circuit |
| US6819514B1 (en) * | 1996-04-30 | 2004-11-16 | Cirrus Logic, Inc. | Adaptive equalization and interpolated timing recovery in a sampled amplitude read channel for magnetic recording |
| KR100195756B1 (ko) * | 1996-09-30 | 1999-06-15 | 전주범 | 가변 레이트 복조기의 심볼 타이밍 복원 회로 |
| DE69837656T2 (de) * | 1998-06-30 | 2007-12-27 | Lucent Technologies Inc. | Trägerfolgesystem unter Anwendung eines Fehleroffsetfrequenzsignals |
| US6363129B1 (en) * | 1998-11-09 | 2002-03-26 | Broadcom Corporation | Timing recovery system for a multi-pair gigabit transceiver |
| JP3573627B2 (ja) | 1998-09-28 | 2004-10-06 | 富士通株式会社 | マルチレートシンボルタイミングリカバリ回路 |
| US6414990B1 (en) * | 1998-09-29 | 2002-07-02 | Conexant Systems, Inc. | Timing recovery for a high speed digital data communication system based on adaptive equalizer impulse response characteristics |
| KR100287867B1 (ko) * | 1998-12-31 | 2001-05-02 | 구자홍 | 디지털 텔레비전의 타이밍 복원 장치 |
| JP4366808B2 (ja) * | 2000-01-31 | 2009-11-18 | ソニー株式会社 | タイミングエラー検出回路および復調回路とその方法 |
| US6901126B1 (en) * | 2000-06-30 | 2005-05-31 | Texas Instruments Incorporated | Time division multiplex data recovery system using close loop phase and delay locked loop |
| US6590426B2 (en) * | 2000-07-10 | 2003-07-08 | Silicon Laboratories, Inc. | Digital phase detector circuit and method therefor |
| US6985549B1 (en) * | 2000-10-20 | 2006-01-10 | Ati Research, Inc. | Blind cost criterion timing recovery |
| US6636120B2 (en) * | 2000-11-24 | 2003-10-21 | Texas Instruments Incorporated | Decimated digital phase-locked loop for high-speed implementation |
-
2005
- 2005-03-28 JP JP2005093004A patent/JP4213132B2/ja not_active Expired - Fee Related
-
2006
- 2006-02-21 US US11/357,031 patent/US7173994B2/en active Active
- 2006-03-09 CN CN2006100568528A patent/CN1842070B/zh not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101286797B (zh) * | 2008-05-19 | 2011-12-28 | 中兴通讯股份有限公司 | 基于obsai协议的定时信号传递方法及系统 |
| CN105229964A (zh) * | 2013-05-10 | 2016-01-06 | 三菱电机株式会社 | 信号处理装置 |
| US11777701B2 (en) * | 2018-07-10 | 2023-10-03 | Socionext Inc. | Phase synchronization circuit, transmission and reception circuit, and integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060214825A1 (en) | 2006-09-28 |
| JP2006279332A (ja) | 2006-10-12 |
| US7173994B2 (en) | 2007-02-06 |
| JP4213132B2 (ja) | 2009-01-21 |
| CN1842070B (zh) | 2010-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1842070A (zh) | 具有多级的定时恢复电路 | |
| US7541877B2 (en) | Auto-adjusting high accuracy oscillator | |
| CN102763336A (zh) | 不带有外部参考时钟的时钟及数据恢复电路的频率及相位获取 | |
| US20060222017A1 (en) | Methods and apparatus for synchronizing data transferred across a multi-pin asynchronous serial interface | |
| US8358725B2 (en) | Synchronous sequential processing of multi-sampled phase | |
| CN1905435A (zh) | 用于时钟同步的方法和装置 | |
| US20100148832A1 (en) | Clock data recovery circuit | |
| EP3912303A1 (en) | Sampling point identification for low frequency asynchronous data capture | |
| US7409023B2 (en) | Method and apparatus for effecting synchronous pulse generation for use in serial communications | |
| US20140334584A1 (en) | Systems and methods for tracking a received data signal in a clock and data recovery circuit | |
| CN101534186B (zh) | 实现从以太网信号中提取时钟的数字平滑电路及方法 | |
| US9705665B2 (en) | Oversampling CDR which compensates frequency difference without elasticity buffer | |
| CN110113074B (zh) | 一种基于fpga的高速伪码并行捕获与跟踪方法 | |
| US7436919B2 (en) | Methods and apparatus for bit synchronizing data transferred across a multi-pin asynchronous serial interface | |
| JP3064867B2 (ja) | データ受信装置 | |
| JP2014225874A (ja) | クロック・データ・リカバリ回路で受信データ信号を取得するためのシステム及び方法 | |
| US6628173B2 (en) | Data and clock extractor with improved linearity | |
| US8666006B1 (en) | Systems and methods for high speed data recovery with free running sampling clock | |
| CN101290655B (zh) | 一种数字通信系统的位同步恢复方法和装置 | |
| CN104301653A (zh) | 一种实现复合视频信号多采样率的方法 | |
| CN111030688B (zh) | 一种外部输入时钟rpck的同步系统及其方法 | |
| JP3378831B2 (ja) | ビット同期回路 | |
| JP2007288660A (ja) | データ通信システム、データ通信装置及びデータ通信方法、並びにコンピュータ・プログラム | |
| CN106342417B (zh) | 一种简易的非锁相环的视频同步方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: FUJITSU MICROELECTRONICS CO., LTD. Free format text: FORMER OWNER: FUJITSU LIMITED Effective date: 20081024 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20081024 Address after: Tokyo, Japan, Japan Applicant after: Fujitsu Microelectronics Ltd. Address before: Kanagawa Applicant before: Fujitsu Ltd. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: FUJITSU SEMICONDUCTORS CO., LTD Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD. |
|
| CP03 | Change of name, title or address |
Address after: Kanagawa Patentee after: Fujitsu Semiconductor Co., Ltd. Address before: Tokyo, Japan, Japan Patentee before: Fujitsu Microelectronics Ltd. |
|
| ASS | Succession or assignment of patent right |
Owner name: SUOSI FUTURE CO., LTD. Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD. Effective date: 20150513 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20150513 Address after: Kanagawa Patentee after: Co., Ltd. Suo Si future Address before: Kanagawa Patentee before: Fujitsu Semiconductor Co., Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100414 Termination date: 20190309 |