KR100195756B1 - 가변 레이트 복조기의 심볼 타이밍 복원 회로 - Google Patents

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Abstract

본 발명은 가변 레이트로 수신된 신호에 대해 정확한 심볼 레이트를 찾아서 복원할 수 있도록 간단한 하드웨어 구조를 갖는 인터폴레이터 및 제어부가 구비된 가변 레이트 복조기의 심볼 타이밍 복원 회로에 관한 것으로, 샘플링 클럭 발생기(31); 샘플러(32); 인터폴레이터(33); 데이터 필터(34); 타이밍 에러 디텍터(35); 루프 필터(36) 및; 제어부(37)로 구성된다. 본 발명의 핵심인 상기 인터폴레이터(33)는 매 샘플 주기 Ts 마다 샘플 신호(X(mTs))를 순서대로 입력받아 시프트하여 L개의 열을 갖는 입력 벡터열과 상기 제어부(37)로부터 제공된 소수 간격 μk에 따른 필터계수의 벡터곱을 수행하여 인터폴런트인 y(kTi)를 출력하도록 시프트레지스터 가산기 및 곱셈기등으로 제작되었고, 상기 제어부(37)는 소수 간격 μk을 계산하는 소수 간격 발생부(50)와 기본 포인터 인덱스 증가분 Δmk에 따라 상기 인터폴레이터(33)의 출력인 인터폴런트(y(kTi))가 유효한 것인지를 판단하는 유효 데이터 지시 신호 발생부(55)로 제작되었다. 따라서, 매 샘플 주기 Ts 마다 인터폴레이션을 수행하는 인터폴레이터 및, 인터폴레이터의 출력중에서 유효한 데이터만을 신호 처리 하도록 제어 신호를 제공하는 제어부를 간단한 하드웨어로 구현하는 효과가 있는 것이다.

Description

가변 레이트 복조기의 심볼 타이밍 복원 회로 (A symbol timing recovery circuit of variable rate demodulator)
본 발명은 디지털 통신 시스템의 수신기에 관한 것으로, 특히 가변 레이트로 수신된 신호에 대해 정확한 심볼 레이트를 찾아서 복원할 수 있도록 간단한 하드웨어 구조를 갖는 인터폴레이터 및 제어부가 구비된 가변 레이트 복조기의 심볼 타이밍 복원 회로에 관한 것이다.
일반적으로, 디지털 통신시스템의 수신측은 수신된 아날로그신호를 표본화(sampling)하여 디지털 신호로 변환하여 신호 처리를 하기 때문에, 정확한 타이밍의 표본화는 전체 수신기의 성능에 매우 중요한 영향을 준다.
따라서, 가장 최적의 표본화 시간을 결정해 주는 것이 필수적이며, 이것을 타이밍 복원(timing recovery)이라 한다. 타이밍을 복원해주는 방식에는 입력되는 디지털 심볼 천이에 복조기를 동기시키는 심볼 타이밍 동기 방식이 있다.
아날로그 모뎀에서의 심벌 동기화기(symbol synchronizer)종류로는 로컬 클럭(local clock)의 위상(phase)을 조절하여 동기를 맞추는 피드백 루프(feedback loop)와, 입력 신호에서 타이밍 웨이브(timing wave)를 재생성하여 동기를 맞추는 피드포워드 루프(feedforward)가 있고, 디지털 모뎀의 경우에도, 입력되는 아날로그 신호를 디지털 신호로 샘플링 하는데 있어, 샘플링을 입력신호의 심볼 레이트(symbol rate)와 동기시킬수 있는 경우에는 아날로그 모뎀과 같은 방식으로 동기화를 이룰 수 있다.
그러나, 샘플링 클럭이 심볼 타이밍과는 무관하게 독립적으로 동작하도록 설계된 디지털 모뎀의 경우에는, 인터폴레이션(interpolation)에 의해 타이밍 복원이 수행되도록 하는 방법이 1993년 미국 전기전자학회지(IEEE)에 Interpolation in digital Modems이란 논문으로 F.M. Gardner에 의해 제안되었다.
인터폴레이션(interpolation)이란, 로컬 클럭이나 타이밍 웨이브가 아닌 신호(signal)에 대한 타이밍 조절 작용을 수행하는 것이며, 고속의 디지털 신호 처리 (DSP:digital signal processing)를 수행하는 데 용이하다.
이어서, 도 1은 일반적인 디지털 통신 시스템의 타이밍 복원에 대한 개념을 설명하기 위한 블록도이다.
도 1에서 보는 바와 같이, 디지털 타이밍 복원 회로는 고정된 샘플 주기 Ts 마다 클럭을 발생하는 샘플링 클럭 발생기(11)와, 수신 신호를 샘플링하는 샘플러(12), 샘플 신호(X(mTs))를 인터폴레이션 간격 Ti(interpolation interval)으로 재샘플링하여 인터폴런트(interpolants) y(kTi)를 출력하는 인터폴레이터(13), 인터폴런트(y(kTi))를 필터링 하여 스트로브((strobe)를 출력하는 데이터 필터(14), 상기 스트로브를 피드백 입력받아 타이밍 에러를 측정하는 타이밍 에러 디텍터(15), 타이밍 에러를 필터링하는 루프 필터(16), 상기 필터링된 타이밍 에러를 입력받아 상기 인터폴레이터(13)가 적당한 주기로 인터폴레이션하도록 동작을 제어하는 제어부(17)로 구성되어 있다.
우선, 도 2를 참조하여 디지털 처리를 하는 인터폴레이터의 작용을 설명하고자 한다.
도 2는 인터폴레이터의 개념을 설명하기위한 블록도로서, 인터폴레이터는 디지탈/아날로그 변환기(21 : 이하 D/A 변환기라함)와, 인터폴레이터 필터(22) 및, 샘플러(23)로 구성되어 있다.
도 1의 제 1 샘플러(12)로부터 샘플링된 수신 신호(X(mTs))는 상기 D/A 변환기(21)를 통해 다시 아날로그 신호(x(t))로 변환된 후, 상기 인터폴레이터 필터(22)를 거쳐 아날로그 인터폴레이터 신호(y(t))로 필터링 되고, 다시 상기 제 2 샘플러(23)를 통해서 재샘플링되어 인터폴런트(y(kTi))를 출력하게 된다. 여기서, 제 2 샘플러(23)의 샘플링 간격(Ti)은 도 1의 제어부(17)에 의해 결정된다.
상기 인터폴레이터 필터(22)의 임펄스 응답을 hI(t)라고 하면, 상기 y(t) 신호는 하기 수학식 1 과 같이 표현될 수 있다.
여기서, 원래 수신된 신호 x(t)와 필터링된 신호 y(t)는 동일하지 않고, 반드시 복구할 필요는 없다. 이제 상기 y(t) 신호를 제 2 샘플러(23)를 통해 t=kTi 인 시점에서 재샘플링처리한 인터폴런트 y(kTi)는 하기 수학식 2와 같이 표현될 수 있다.
상기 수학식 2에서 보는 바와 같이, 입력신호 x(m)과, 인터폴레이터 필터(22)의 임펄스 응답 hI(t), 제 1 샘플러(11)의 샘플링 간격 mTs 및, 제 2 샘플러(23)의 인터폴레이션 간격 kTi를 알고 있다면, 인터폴레이터를 완전한 디지털 회로로 구현할 수 있게 되는 것이다.
상기 수학식 2로부터 완전한 디지털로 표현하기 위한 몇 개의 변수에 대한 정의는 하기 수학식 3에 정의하였다.
상기 수학식 3에서 소수 간격 μK은 실제 인터폴레이터 재샘플링 간격을 조정하는 데 중요하며, 제어부(17)로부터 계산되어져 상기 제 2 샘플러(23)로 제공된다.
특히, 샘플 주기 Ts 와 인터폴레이션 주기 Ti의 관계는 타이밍 복원에 중요한 파라메타로 작용하는데, Ti 는 디지탈 통신 시스템의 디지탈 샘플 주기의 정수배(보통 2배)가 된다.
이론상으로는 인터폴레이션을 수행하여 Ti 주기의 데이터를 정확히 얻으려면, 샘플 주기 Ts가 인터폴레이션 주기 Ti보다 작아야 한다.
한편, 상기 수학식 2는 상기 수학식 3의 변수 치환을 통해 하기 수학식 4로 치환된다.
상기 수학식 4에서 인터폴레이터 필터의 임펄스 응답 hI[(i+μk)Ts] 값이 바로 필터의 탭계수가 되는 것이며, 연속된 두 인터폴런트의 시간 간격 kTi와 (k+1)Ti 는 하기 수학식 5와 같다.
상기 수학식 5의 두 식의 차로부터 다음 기본 포인트 인덱스 mk+1값은 하기 수학식 6과 같음을 알 수 있다.
여기서, 수학식 3의 정의에 따라 기본 포인트 인덱스 mk,mk+1는 정수이고, 소수 간격은이므로 기본 포인트 인텍스 증가분 Δmk는 수학식 7과 같다.
또한, 수학식 6으로부터 증가분의 수소 부분 fp[]이 제로임을 알 수 있기 때문에 다음 소수 간격 μ k+1 은 수학식 8과 같다.
따라서, 상기에 설명한 바와 같이 도 1의 제어부(17)에서는 기본 포인트 인텍스와 소수 간격을 수학식 7 과 수학식 8 에서와 같이 계산하여 상기 인터폴레이터로 제공하고, 상기 인터폴레이터는 제공받은 기본 포인트 인텍스와 소수 간격을 이용하여 상기 수학식 4와 같이 계산하는 기능이 구비 되어져야만 한다.
그러나, 가변 레이트 복조 시스템의 종래 기술은 심볼 타이밍을 복원하는 이론적인 개념만 제시되어 있을 뿐, 타이밍 회복에 있어 핵심이라 할 수 있는 제어부나 인터폴레이터에 대한 구체적인 구현 방법 및 실제 하드웨어에 대해서는 제시되어 있지 않는 문제점이 있었다.
이에, 본 발명은 상기와 같은 종래의 문제점을 해소하기 위해 안출된 것으로, 가변 레이트로 수신된 신호를 정확한 심볼 타이밍에서 복원할 수 있도록, 소수 간격을 계산하고, 상기 소수 간격을 이용하여 계산된 인터폴런트들 중에서 유효한 것일 때만 심볼 복원을 위한 신호 처리를 하도록 제어하는 제어부 및, 간단한 구조로 설계된 인터폴레이터를 구비하여 경제적으로 구현된 가변 레이트 복조기의 심볼 타이밍 복원 회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 수신 신호 X(t)끼리 얼라이징이 일어나지 않도록 미리 정해진 Ts 주기로 클럭신호를 발생하는 샘플링 클럭 발생기와; 대역 제한된 수신 신호 X(t)를 입력받아 상기 샘플링 클럭 발생기의 클럭 신호에 따라 Ts 마다 샘플링하여 샘플 신호(X(mTs))를 출력하는 샘플러; 상기 샘플 신호(X(mTs))를 순서대로 입력받아 시프트하여 L개의 열을 갖는 입력 벡터열과 소수 간격 μk에 따른 필터계수의 벡터곱을 수행하여 인터폴런트 y(kTi)를 출력하는 인터폴레이터; 상기 인터폴런트(y(kTi))를 입력받아 다운 샘플링으로 필터 처리하여 타이밍 회복에 쓰이는 스트로브(strobe)를 출력하는 데이터 필터; 상기 스트로브를 피드백 입력받아 타이밍 에러를 측정하여 출력하는 타이밍 에러 디텍터; 상기 타이밍 에러 신호 ψ를 입력받아 필터링처리하여 평균값의 타이밍 에러 신호 Δψ를 출력하는 루프 필터; 상기 평균값의 타이밍 에러 신호 Δψ를 입력받아 소수 간격 μk을 계산하여 상기 인터폴레이터로 제공함과 동시에, 기본 포인터 인덱스 증가분 Δmk에 따라 상기 인터폴레이터의 출력인 인터폴런트 y(kTi) 가 유효한 것인지를 판단하여 상기 데이터 필터와, 타이밍 에러 디텍터, 루프 필터 및, 후단 장치 등이 정확한 심볼 타이밍에서 재샘플링된 데이터만을 선택하여 신호처리 하도록 제어하는 유효 데이터 지시 신호(valid_data_indicator)를 출력하는 제어부로 구성되는 것을 특징으로 한다.
상기와 같은 구성을 통하여서, 매 샘플 주기 Ts 마다 인터폴레이션을 수행하는 인터폴레이터 및, 인터폴레이터의 출력중에서 유효한 데이터만을 신호 처리 하도록 제어 신호를 제공하는 제어부를 간단한 하드웨어로 구현하므로써, 가변 레이트로 수신되는 신호를 정확한 심볼 타이밍으로 복원할 수 있는 것이다.
도 1은 일반적인 디지털 통신 시스템의 타이밍 복원에 대한 개념을 설명하기 위한 블록도,
도 2는 인터폴레이터의 개념을 설명하기 위한 개념도,
도 3은 본 발명에 따른 타이밍 복원 회로에 대한 블럭도,
도 4는 도 3의 인터폴레이터에 대한 세부 블록도,
도 5는 도 3의 제어부에 대한 세부 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 샘플 클럭 발생기 32 : 샘플러
33 : 인터폴레이터 41-1∼41-L : L개의 시프트레지스터
42 : 필터계수 계산부 43-1∼43-L : L개의 곱셈기
44 : 가산기 34 : 데이타 필터
35 : 타이밍 에러 디텍터 36 : 루프 필터
37 : 제어부 50 : 소수 간격 발생부
50-1 : 제 1 가산기 50-2 : 제 1 D플립플롭
50-3 : 제 2 가산기 50-4 : 클램핑 처리기
50-5 : 소수부 추출기 55 : 유효 데이터 지신 신호 발생부
55-1 : 정수부 추출기 55-2 : 제 2 D플립플롭
55-3 : 제 1 신호크기 비교기 55-4 : 멀티플렉서
55-5 : 제 3 가산기 55-6 : 제 2 신호크기 비교기
이하, 첨부된 도면을 참조하여 본 발명을 자세히 설명하기로 한다.
도 3 은 본 발명에 따른 가변 레이트 타이밍 복원 시스템의 전체 블록도로서, 본 발명은 샘플링 클럭 발생기(31)와, 샘플러(32), 인터폴레이터(33), 데이터 필터(34), 타이밍 에러 디텍터(35), 루프 필터(36) 및, 제어부(37)로 구성되어 있다.
상기 샘플링 클럭 발생기(31)는 수신 신호 X(t)끼리 얼라이징이 일어나지 않도록 미리 정해진 Ts 주기로 클럭 신호를 발생하고, 상기 샘플러(32)는 수신 신호 X(t)를 입력받아 상기 클럭 신호에 따라 Ts 마다 샘플링하여 샘플 신호(X(mTs))를 출력한다.
상기 인터폴레이터(33)는 상기 샘플 신호(X(mTs))를 순서대로 입력받아 시프트하여 L개의 열을 갖는 입력 벡터열과 상기 제어부(37)로부터 제공된 소수 간격 μk에 따른 탭계수의 벡터곱을 수행하여 재샘플링된 인터폴런트 y(kTi)를 출력한다.
상기 데이터 필터(34)는 상기 인터폴런트(y(kTi))를 입력받아 다운 샘플링으로 필터 처리하여 타이밍 회복에 쓰이는 스트로브(strobe)를 출력한다.
상기 타이밍 에러 디텍터(35)는 상기 스트로브를 피드백 입력받아 타이밍 에러 ψ를 측정하여 출력하고, 상기 루프 필터(36)는 상기 타이밍 에러 신호를 입력받아 필터링처리하여 평균값의 타이밍 에러 신호 Δψ 를 출력한다.
상기 제어부(37)는 상기 평균값의 타이밍 에러 신호 Δψ 를 입력받아 소수 간격 μk을 계산하여 상기 인터폴레이터(33)로 제공함과 동시에, 기본 포인터 인덱스 증가분 Δmk에 따라 상기 인터폴레이터(33)의 출력인 인터폴런트(y(kTi))가 유효한 것인지를 판단하여 상기 데이터 필터(14)와, 타이밍 에러 디텍터(15), 루프 필터(16) 및, 후단 시스템(도시하지 않음) 등이 정확한 심볼 타이밍에서 재샘플링된 신호만을 선택하여 신호 처리 하도록 제어하는 유효 데이터 지시 신호(valid_data_indicator)를 출력한다.
이어서, 상기와 같이 구성되는 본 발명의 바람직한 실시예에 대한 도면을 참조하여 작용을 자세히 설명하기로 한다.
본 발명의 인터폴레이터(33)와 제어부(37)에 대한 실제 구현 회로가 도 4 및 도 5에 도시되어 있다.
도 4 는 도 3의 인터폴레이터에 대한 실시 회로도로서, 인터폴레이터(33)는 L개의 시프트 레지스터(41-1∼41-L)와, 필터계수 계산부(42), L개의 곱셈기(43-1∼43-L) 및, 가산기(44)로 구성되어 있다.
상기 L개의 시프트 레지스터(41-1∼41-L)는 샘플 주기 Ts 마다 디지털 신호로 변환된 샘플 신호(X(mTs)를 순서대로 입력받아 오른쪽으로 시프트 시키면서, 저장된 L개의 샘플 신호들을 병렬로 출력한다.
상기 필터계수 계산부(42)는 상기 소수 간격 μk에 따라 필터 탭계수를 계산하는 기능을 하는 것으로써, 시뮬레이션을 통해 미리 결정된 필터 탭계수가 롬에 저장되어 있으면서, 소수 간격 μk에 따라 해당하는 L개의 탭계수를 출력한다.
상기 L개의 곱셈기(43-1∼43-L)는 상기 시프트레지스터(41-1∼41-L)의 L개 샘플 신호와 상기 필터계수 계산부(42)의 L개 탭계수끼리 곱하여 출력하고, 상기 가산기(44)에서는 L개의 곱셈기의 출력을 모두 덧셈하여 인터폴런트(Y(kTi))를 출력한다.
상기와 같은 하드웨어의 동작을 통해서 상기 수학식 4에서 본 바와 같은 인터폴런트()가 계산되어 지는 것이며, 인터폴레이터는 샘플 주기 Ts 에 따라 동작하면서 매 샘플 주기마다 인터폴런트를 출력하고 있다.
여기서, 시간에 따라 변하는 변수인 기본 포인트 인덱스 mk의 변화 정도에 따라 상기 출력된 인터폴런트중에서 유효하지 않은 데이터가 존재하는 경우가 발생할 수 있으며, 그 이유는 다음과 같다.
상기에서 이미 살펴본 바와 같이, 이론상 인터폴레이션 주기 Ti 는 샘플 주기 Ts 보다 커야하기 때문에, 수학식 7의 기본 포인트 인덱스 증가분 Δmk는 적어도 1 이상의 값이 된다.
본 발명의 인터폴레이터(33)는 샘플 주기 Ts 를 클럭으로 하여 동작하는 상기 시프트레지스터의 작용에 의해, 다음 클럭에 동기되어 입력된 신호에 대한 인터폴레이터를 계산하기 때문에, 매 클럭마다 계산된 인터폴런트들은 상기 기본 포인트 인덱스의 증가분 Δmk= 1로 고정되어 있다고 볼수 있다.
그러나, 상기 기본 포인트 인덱스의 증가분 Δmk이 2이상 발생할 경우에, 인터폴레이션 해야할 데이터는 상기 시프트레지스터(41)가 상기 증가분 Δmk만큼 시프트한 후 출력된 데이터들이어야 한다.
즉, 인터폴레이션 계산에 필요한 적합한 데이터가 상기 시프트레지스터에 저장되기까지의 시간 동안 출력되었던 인터폴런트 y(kTi)들은 유효한 데이터가 아니며, 이럴 경우에 대비하여 현재 출력된 인터폴레이터가 유효한 것인지, 유효하지 않은 것인지에 따라 인터폴레이션 이후의 여러가지 신호 처리를 선택적으로 수행하도록 하는 제어가 필요하게 된다.
따라서, 상기와 같이 Ts 주기마다 인터폴레이션을 수행하는 인터폴레이터의 동작을 가능하게 하는 해결방법은, 변수 Δmk에 따라 현재 인터폴런트 y(kTi) 가 유효한 것인지 유효하지 않은 것인지를 알려주는 유효 데이터 지시 신호를 생성하는 기능을 갖춘 제어부를 구현하는 것이다.
이어서, 도 5는 본 발명에 따른 제어부에 대한 실시 회로도로서, 제어부(37)는 소수 간격 μk을 계산하여 상기 인터폴레이터(33)로 출력하는 소수 간격 발생부(50)와, 기본 포인터 인덱스 증가분 Δmk에 따라 현재 인터폴런트(y(kTi))가 유효한 것인지를 알려주는 유효 데이터 지시 신호(valid_data_indicator)를 출력하는 유효 데이터 지시 신호 발생부(55)로 구성되어 있다.
그리고, 상기 소수 간격 발생부(50)는 제 1 가산기(50-1)와, 제 1 레지스터(50-2), 제 2 가산기(50-3), 클램핑 처리기(50-4) 및, 소수부 추출기(50-5)로 구성되어 있다.
상기 제 1 가산기(50-1)는 상기 루프 필터(36)의 타이밍 에러 신호 Δψ 를 입력받아 시스템이 갖는 고정된 인터폴레이션 주기 대 샘플 주기의 비 Ti/Ts값과 덧셈하여 제 2 가산기(50-3)로 출력한다.
상기 제 1 레지스터(50-2)는 샘플링 주기 Ts 를 클럭 신호로하여 동작하면서, 이전 시간의 소수 간격 μk-1를 저장하고 있다가 상기 제 2 가산기(50-3)로 출력한다.
상기 제 2 가산기(50-3)는 상기 제 1 가산기(50-1)의 출력과 상기 제 1 레지스터(50-2)의 출력을 입력받아 덧셈한 값 Δψk-1+ Ti/Ts + μk-1을 상기 클램핑 처리기(50-4)로 출력한다.
상기 클램핑 처리기(50-4)는 시스템 초기화시 발생할 수 있는 전압 변화를 제한하기 위한 것으로서, 제 2 가산기(50-3)의 출력값을 입력받아 1 미만의 전압값일 경우 1전압값으로 클램핑 처리하여 출력한다. 이렇게 하는 이유는 이론적으로 Ti/Ts값이 1 이상이 되지만, 시스템 초기화시 1미만의 전압을 갖을 수도 있기 때문이다.
상기 소수부 추출기(50-5)는 상기 클램핑 처리기의 출력값(51)의 소수부만을 추출하여 소수 간격 μk를 상기 제 1 레지스터(50-2) 및, 상기 인터폴레이터(33)로 출력한다.
그리고, 상기 유효 데이터 지시 신호 발생부(55)는 정수부 추출기(55-1)와, 2-1멀티플렉서(55-2), 제 3 가산기(55-3), 제 2 레지스터(55-4), 제 1 신호크기 비교기(55-5) 및, 제 2 신호크기 비교기(55-6)로 구성되어 있다.
상기 정수부 추출기(55-1)는 상기 클램핑 처리기의 출력값(51)의 정수부만을 추출하여 기본 포인터 인덱스 증가분 Δmk을 출력한다.
상기 제 2 레지스터(55-2)는 샘플링 주기 Ts 를 클럭 신호로하여 동작하면서, 유효 데이터 지시 신호(valid_data_indicator)를 발생하기 위한 소정의 비교 신호(정수값임)를 저장하고 있다가 상기 제 1 신호크기 비교기(55-3)로 출력한다.
상기 제 1 신호크기 비교기(55-3)는 상기 제 2 레지스터(55-2)의 출력값이 소정의 기준값보다 작거나 같으면 제 1 레벨값(0)을 출력하고, 소정의 기준값보다 크면 제 2 레벨값(1)을 출력하여 상기 멀티플렉서(55-4)의 선택신호(SEL)로서 제공함과 동시에, 상기 제 3 가산기(55-5)의 입력 신호로서 제공한다.
상기 멀티플렉서(55-4)는 상기 선택제어신호(SEL)에 따라 상기 정수부 추출기(55-1)의 출력 또는 상기 제 2 레지스터(55-2)의 출력을 택일하여 상기 제 3 가산기(5-5)로 출력한다.
상기 제 3 가산기(55-5)는 상기 멀티플렉서(55-4)의 출력값에서 상기 제 1 신호크기 비교기(55-3)의 출력값을 뺄셈하여 상기 제 2 레지스터(55-2)로 피드백 입력함과 동시에, 상기 제 2 신호크기 비교기(55-6)로 출력한다.
상기 제 2 신호크기 비교기(55-6)는 상기 제 3 가산기(55-5)의 출력값이 소정의 기준값보다 크거나 같으면 제 3 레벨값(로우)을 출력하고, 소정의 기준값보다 작으면 제 4 레벨값(하이)을 출력하여 상기 소수 간격 발생부(50)의 제 1 레지스터(50-2)의 인에이블 신호(ENA)로 제공함과 동시에, 인터폴레이터의 후단 장치들의 유효 데이터 지시 신호(valid_data_indicator)로서 제공한다.
이어서, 상기와 같이 구성된 제어부의 동작을 바람직한 실시예를 들어 설명하고자 한다.
본 실시예는 제어부(37)의 입력 신호인 타이밍 에러 신호가 항상 Δψ=0 이고, 인터폴레이터 주기 대 샘플 주기의 비가 Ti/Ts = 1.3 으로 고정된 시스템이다.
우선, 본 실시예에 대한 시간 k(=t/Ti)에 따른 도 5의 여러 가지 신호값들을 하기 표 1에 나타내였다.
시간 k(=t/Ti)에 따른 도 5의 여러 가지 신호값들
k(=t／Ti) Ti／Ts+μk-1 Δmk 제 1 레지스터의 입력값(μk) 제 2 레지스터의 입력값 유효 데이터 지시 신호
-1 0 0 1
0 1.3 1 0.3 1 1
1 1.6 1 0.6 1 1
2 1.9 1 0.9 1 1
3 2.2 2 0.2 2 0
4 2.2 2 0.2 1 1
5 1.5 1 0.5 1 1
6 1.8 1 0.8 1 1
7 2.1 2 0.1 2 0
8 2.1 2 0.1 1 1
9 1.4 1 0.4 1 1
10 1.7 1 0.7 1 1
11 2.0 2 0 2 0
12 2.0 2 0 1 1
13 1.3 1 0.3 1 1
: : : : : :
상기 표 1에서 시간 k가 -1인 경우는 시스템이 초기화 되는 시점이며, 이 때 제 1 레지스터(50-2)와 제 2 레지스터(55-2)는 0으로 리셋되어지고, 유효 데이터 지시 신호는 1값을 갖는다.
상기 표 1에서 보는 바와 같이, 기본 포인트 인덱스 증가분 Δmk의 변화값에 따라 유효 데이터 지시 신호가 발생되는 것을 볼 수 있다.
이제, 기본 포인트 인덱스 증가분 Δmk=1일 경우와 Δmk= 2일 경우를 구분하여 상기 유효 데이터 지시 신호(valid_data_indicator)가 발생되는 과정을 설명하면 다음과 같다.
(1) 기본 포인트 인덱스 증가분 Δmk= 1 일 경우
인터폴레이션 주기 Ts 에 동기되어 발생되는 k=0번째 클럭에서 상기 클램핑 처리기의 출력신호값(Ti／Ts+μ-1)은 1.3이며, 상기 소수부 추출기(50-5)를 통해 이 값의 소수부 0.3은 소수 간격 μ0으로서 상기 인터폴레이터(33)로 출력되고, 상기 정수부 추출기(55-1)를 통해 이 값의 정수부 1은 기본 포인터 인덱스 증가분 Δm0으로서 상기 멀티플렉서(55-4)로 출력된다.
한편, 제 1 신호크기 비교기(55-5)는 이전 시간의 제 2 레지스터의 0값을 입력받아 소정의 기준값 (1) 과 비교한 후, 기준값보다 작음을 판단하여 제 1 레벨 값 0을 출력한다.
상기 멀티플렉서(55-4)는 상기 제 1 레벨값에 따라 정수부 추출기(55-1)의 출력값1을 선택하여 출력하고, 상기 제 3 가산기(55-5)는 상기 멀티플렉서(55-4)의 출력값 1 에서 상기 제 1 레벨값 0을 뺄셈하여, 다시 상기 제 2 레지스터(55-2)로 피드백 입력함과 동시에, 상기 제 2 신호크기 비교기(55-6)로 출력한다.
이제, 상기 제 2 신호크기 비교기(55-6)에서는 상기 제 3 가산기(55-5)의 출력값 1을 입력받아 소정의 기준값(2)과 비교한 후, 기준값보다 작음을 판단하여 제 4 레벨값(하이)을 출력한다.
여기서, 상기 제 4 레벨값(하이)은 상기 제 1 레지스터(50-2)의 인에이블 단자(ENA)로 입력되므로써, 제 1 레지스터(50-2)에 저장된 소수 간격 μ0은 다음 클럭에 동기되어 출력된다.
또한, 상기 제 4 레벨값(하이)은 유효 데이터 지시 신호(valid_data_indicator)로서 인터폴레이터 후단 장치들로 제공되므로써, 후단 장치들은 현재 입력된 인터폴런트 y(0Ti)를 유효한 데이터로 판단하여 신호 처리를 하게 되는 것이다.
(2)기본 포인트 인덱스 증가분 Δmk= 2 일 경우
계속해서, k=1번째 클럭에서 상기 클램핑 처리기의 출력값(Ti／Ts+μ0)은 상기 제 2 가산기(50-3)를 통해 인터폴레이터 주기 대 샘플 주기 비값 1.3에 이전 시간의 소수부 0.3이 더해져서 1.6이 되고, k=2번째 클럭에서 상기 클램핑 처리기의 출력값(Ti／Ts+μ1)은 1.9가 되며, k=3번째 클럭에서 상기 클램핑 처리기의 출력값(Ti／Ts+μ2)은 2.2값이 된다.
따라서, 상기 소수 추출기(50-5)에의해 상기 제 1 레지스터(50-2)의 입력값은 0.2를 갖고, 상기 정수 추출기(55-1)에의해 추출된 기본 포인트 인덱스 증가분은 Δm3= 2 값이 된다.
이제, 상기 멀티플렉서(55-4)는 상기 제 1 신호크기 비교기의 출력신호(0)에 따라 상기 Δm3= 2 을 선택하여 출력하고, 상기 제 3 가산기(55-5)에서는 Δm3= 2 에서 0값을 뺄셈하여 상기 제 2 D플립플롭(55-2) 및, 상기 제 2 신호크기 비교기(55-6)로 출력한다.
상기 제 2 신호크기 비교기(55-6)에서는 상기 제 3 가산기(55-5)의 출력값 2이 소정의 기준값(2)보다 크거나 같음을 판단하여 제 3 레벨값(로우) 을 유효 데이터 지시 신호(valid_data_indicator)로하여 후단 장치들로 출력하므로써 현재 입력된 인터폴런트 y(3Ti)가 유효한 데이터가 아님을 알림과 동시에, 상기 제 1 레지스터(50-2)의 인에이블 신호(ena)로 제공하여 다음 클럭(k=4)에서 클럭킹하지 않도록하여 소수 간격 0.2를 유지하도록 한다.
k=4번째 클럭에서 상기 제 1 레지스터(50-2)가 상기 인에이블 신호에 의해 클럭킹하지 않으므로, 상기 클램핑 처리기의 출력값(Ti／Ts+μ3)은 k=3번째 클럭에서와 동일하게 2.2가 되며, 상기 소수부 추출기(50-5)로부터 출력된 소수 간격은 μ4= 0.2 이며, 상기 정수부 추출기(55-1)로부터 출력된 기본 포인트 인덱스 증가분은 Δm4= 2이다.
이제, 상기 제 1 신호크기 비교기(55-3)에서는 상기 제 2 레지스터(55-2)의 출력값 2가 소정의 기준값(1)보다 크다는 것을 판단하여 제 2 레벨값(1)을 출력한다.
상기 멀티플렉서(55-4)는 상기 제 1 신호크기 비교기의 출력신호(1)에 따라 상기 제 2 D플립플롭(55-2)의 출력값 2를 선택하여 출력하고, 상기 제 3 가산기(55-5)에서는 상기 D플립플롭의 출력값 2에서 상기 제 1 신호크기 비교기(55-3)의 출력값 1을 뺄셈하여 상기 제 2 D플립플롭(55-2) 및, 상기 제 2 신호크기 비교기(55-6)로 출력한다.
상기 제 2 신호크기 비교기(55-6)에서는 상기 제 3 가산기(55-5)의 출력값 1 이 소정의 기준값(2)보다 작음을 판단하여 제 4 레벨값(하이)을 유효 데이터 지시 신호(valid_data_indicator)로하여 후단 장치들로 출력하므로써 현재 입력된 인터폴런트가 유효한 데이터임을 알림과 동시에, 상기 제 1 레지스터(50-2)의 인에이블 신호(ena)로 제공하여 다음 클럭에서 클럭킹되도록 한다.
즉, 기본 포인트 인덱스 증가분 Δmk= 1 일 경우에는 도 4에 도시된 인터폴레이터에서의 입력 신호를 1샘플 진행하여 인터폴레이션 수행한 인터폴런트가 유효한 것이며, 기본 포인트 인덱스 증가분 Δmk= 2 일 경우에는 입력 신호를 2샘플 진행하여 인터폴레이션 수행한 인터폴런트가 유효한 것임을 나타낸다.
본 실시예는 인터폴레이션 주기 대 샘플 주기의 비 Ti/Ts = 1.3 인 경우에서 기본 포인트 인덱스 증가분 Δmk= 1, 2 만이 존재하였으나, Ti/Ts 가 상당히 클 경우에는 기본 포인트 인덱스 증가분 Δmk= 3, 4, 5,… 등 큰 값을 갖게 되며, 그 값에 해당하는 클럭 주기 만큼 유효 데이터 지시 신호(valid_data_indicator)가 로우값을 갖게 되는 것이다.
본 발명의 동작을 간단히 요약하면, 인터폴레이터는 매 샘플 주기 Ts 마다 제어부로부터 제공받은 소수 간격 μk을 이용하여 필터계수를 계산한 후, 인터폴레이션을 수행하고, 제어부는 인터폴레이터 후단 장치에 인터폴레이터의 출력중 유효한 데이터만을 신호 처리 하도록 제어 신호를 제공하는 것이다.
이상에서 살펴본 바와 같이, 본 발명은 가변 레이트로 수신되는 신호를 정확한 심볼 타이밍으로 복원하는데 있어 핵심기술이라 할 수 있는 인터폴레이터 및, 제어부를 간단한 하드웨어 구조로 구현하는 효과가 있는 것이다.

Claims (5)

  1. 수신 신호 X(t)끼리 얼라이징이 일어나지 않도록 미리 정해진 Ts 주기로 클럭 신호를 발생하는 샘플링 클럭 발생기(31);
    수신 신호 X(t)를 입력받아 상기 클럭 신호에 따라 Ts 마다 샘플링하여 샘플 신호(X(mTs))를 출력하는 샘플러(32);
    상기 샘플 신호(X(mTs))를 순서대로 입력받아 시프트하여 L개의 열을 갖는 입력 벡터열과 소수 간격 μk에 따른 필터계수의 벡터곱을 수행하여 인터폴런트인 y(kTi)를 출력하는 인터폴레이터(33);
    상기 인터폴런트(y(kTi))를 입력받아 다운 샘플링으로 필터 처리하여 타이밍 회복에 쓰이는 스트로브(strobe)를 출력하는 데이터 필터(34);
    상기 스트로브를 피드백 입력받아 타이밍 에러 ψ를 측정하여 출력하는 타이밍 에러 디텍터(35);
    상기 타이밍 에러 신호 ψ를 입력받아 필터링처리하여 평균값의 타이밍 에러 신호 Δψ 를 출력하는 루프 필터(36) 및;
    상기 평균값의 타이밍 에러 신호 Δψ 를 입력받아 소수 간격 μk을 계산하여 상기 인터폴레이터(33)로 제공함과 동시에, 기본 포인터 인덱스 증가분 Δmk에 따라 상기 인터폴레이터(33)의 출력인 인터폴런트(y(kTi))가 유효한 것인지를 판단하여 상기 데이터 필터(14)와, 타이밍 에러 디텍터(15), 루프 필터(16) 및, 후단 장치 등이 정확한 심볼 타이밍에서 재샘플링된 신호만을 선택하여 신호 처리 하도록 제어하는 유효 데이터 지시 신호(valid_data_indicator)를 출력하는 제어부(37)로 구성되는 것을 특징으로 하는 가변 레이트 복조기의 심볼 타이밍 복원 회로.
  2. 제 1 항에 있어서, 상기 인터폴레이터(33)는 샘플 주기 Ts 마다 디지털 신호로 변환 샘플 신호(X(mTs)를 순서대로 입력받아 오른쪽으로 시프트 시키면서, 저장된 L개의 샘플 신호들을 병렬로 출력하는 L개의 시프트 레지스터(41-1∼41-L)와;
    상기 소수 간격 μk에 따라 필터계수를 계산하여 L개의 탭계수를 출력하는 상기 필터계수 계산부(42);
    상기 시프트레지스터(41-1∼41-L)의 L개 샘플 신호와 상기 필터계수 계산부(42)의 L개 탭계수끼리 벡터곱하여 출력하는 상기 L개의 곱셈기(43-1∼43-L) 및;
    상기 L개의 곱셈기의 출력을 모두 덧셈하여 인터폴런트(Y(kTi))를 출력하는 가산기(44)를 포함하여 구성되는 것을 특징으로 하는 가변 레이트 복조기의 심볼 타이밍 복원 회로.
  3. 제 1 항에 있어서, 상기 제어부(37)는 소수 간격 μk을 계산하여 상기 인터폴레이터(33)로 출력하는 소수 간격 발생부(50)와; 기본 포인터 인덱스 증가분 Δmk에 따라 현재 인터폴런트(y(kTi))가 유효한 것인지를 알려주는 유효 데이터 지시 신호(valid_data_indicator)를 출력하는 유효 데이터 지시 신호 발생부(55)를 포함하여 구성되는 것을 특징으로 하는 가변 레이트 복조기의 심볼 타이밍 복원 회로.
  4. 제 1 항에 있어서, 상기 소수 간격 발생부(50)는 상기 루프 필터(36)의 타이밍 에러 신호 Δψ 를 입력받아 시스템이 갖는 고정된 인터폴레이션 주기 대 샘플 주기의 비 Ti/Ts값과 덧셈하여 출력하는 제 1 가산기(50-1)와;
    샘플링 주기 Ts를 클럭 신호로하여 동작하면서, 이전 시간의 소수 간격 μk-1를 저장하고 있다가 출력하는 제 1 레지스터(50-2);
    상기 제 1 가산기(50-1)의 출력과 상기 제 1 레지스터(50-2)의 출력을 입력받아 덧셈하여 그 값 Δψk-1+ Ti/Ts + μk-1을 출력하는 제 2 가산기(50-3);
    시스템 초기화시 발생할 수 있는 전압 변화를 제한하기 위한 것으로서, 제 2 가산기(50-3)의 출력값을 입력받아 기준 미만의 전압값일 경우, 기준 전압값으로 클램핑 처리하여 출력하는 클램핑 처리기(50-4) 및;
    상기 클램핑 처리기의 출력값(51)의 소수부만을 추출하여 소수 간격 μk를 상기 제 1 레지스터(50-2) 및, 상기 인터폴레이터(33)로 출력하는 소수부 추출기(50-5)를 포함하여 구성되는 것을 특징으로 하는 가변 레이트 복조기의 심볼 타이밍 복원 회로.
  5. 제 1 항에 있어서, 상기 유효 데이터 지시 신호 발생부(55)는 상기 클램핑 처리기의 출력값(51)의 정수부만을 추출하여 기본 포인터 인덱스 증가분 Δmk을 출력하는 정수부 추출기(55-1)와;
    샘플링 주기 Ts 를 클럭 신호로하여 동작하면서, 유효 데이터 지시 신호(valid_data_indicator)를 발생하기 위한 소정의 비교 신호(정수값임)를 저장하고 있다가 출력하는 제 2 레지스터(55-2);
    상기 제 2 레지스터(55-2)의 출력값이 소정의 기준값보다 작거나 같으면 제 1 레벨값을 출력하고, 소정의 기준값보다 크면 제 2 레벨값을 출력하는 제 1 신호크기 비교기(55-3);
    상기 제 1 신호크기 비교기(55-3)의 출력신호에 따라 상기 정수부 추출기(55-1)의 출력 또는 상기 제 2 레지스터(55-2)의 출력을 택일하여 출력하는 멀티플렉서(55-4);
    상기 멀티플렉서(55-4)의 출력값에서 상기 제 1 신호크기 비교기(55-3)의 출력값을 뺄셈하여 출력함과 동시에, 상기 제 2 레지스터(55-2)로 피드백 입력하는 제 3 가산기(55-5) 및;
    상기 제 3 가산기(55-5)의 출력값이 소정의 기준값보다 크거나 같으면 제 3 레벨값을 출력하고, 소정의 기준값보다 작으면 제 4 레벨값을 출력하여 상기 소수 간격 발생부(50)의 제 1 레지스터(50-2)의 인에이블 신호(ENA)로 제공함과 동시에, 인터폴레이터의 후단 장치들의 유효 데이터 지시 신호(valid_data_indicator)로서 제공하는 제 2 신호크기 비교기(55-6)를 포함하여 구성되는 것을 특징으로 하는 가변 레이트 복조기의 심볼 타이밍 복원 회로.
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