KR100229394B1 - 디지탈 통신용 동기장치 - Google Patents

디지탈 통신용 동기장치 Download PDF

Info

Publication number
KR100229394B1
KR100229394B1 KR1019960049945A KR19960049945A KR100229394B1 KR 100229394 B1 KR100229394 B1 KR 100229394B1 KR 1019960049945 A KR1019960049945 A KR 1019960049945A KR 19960049945 A KR19960049945 A KR 19960049945A KR 100229394 B1 KR100229394 B1 KR 100229394B1
Authority
KR
South Korea
Prior art keywords
delay element
output signal
calculator
output
correlation
Prior art date
Application number
KR1019960049945A
Other languages
English (en)
Other versions
KR970056159A (ko
Inventor
가쓰히코 히라마쓰
Original Assignee
모리시타 요이찌
마쯔시다덴기산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시타 요이찌, 마쯔시다덴기산교 가부시키가이샤 filed Critical 모리시타 요이찌
Publication of KR970056159A publication Critical patent/KR970056159A/ko
Application granted granted Critical
Publication of KR100229394B1 publication Critical patent/KR100229394B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/38—Demodulator circuits; Receiver circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

동기장치는 일정 신호를 발생시키기 위한 제1 수단을 갖는다. 제2 수단은 수신된 신호와 상기 제1 수단에 의해 발생한 일정 신호 사이의 상관을 검출하는 역할을 한다. 제3 수단은 일정 상관기준을 발생시키는 역할을 한다. 제4 수단은 상기 제2 수단에 의해 검출된 상관값과 상기 제3 수단에 의해 발생한 일정 상관기준 사이의 에러를 산출하는 역할을 한다. 제5 수단은 상기 제4 수단에 의해 산출된 에러와 일정 임계값을 비교하여 동기화 타이밍을 검출하는 역할을 한다.

Description

디지털 통신용 동기장치
본 발명은 디지털통신 무선수신기용 동기장치에 관한 것이다.
무선에 의한 전형적 디지털통신에 있어 정보는 심볼(symbol) 단위로 전송된다. 전송된 정보의 정확한 복원을 위해서는, 송신기 및 수신기 사이에 심볼 동기화를 이루는 것이 중요하다. 일반적으로, 수신기는, 심볼 타이밍신호(심볼 클록신호)를 수신된 정보신호와 자동적으로 동기화시키는 장치를 갖추고 있다.
일부 디지털통신 무선시스템의 경우, 송신기가 그 송신신호의 헤드(head)에다 일정 패턴(pattern)의 신호를 부여한다. 그 일정 패턴의 신호는, 수신기가 상기 심볼 동기화를 이루는 데 이용된다.
수신기내 전형적 동기장치에 있어서는, 한쌍의 기준패턴 동위상신호(in-phase signal) 및 기준패턴 사각신호(quadrature signal), 그리고 또한 수신된 한쌍의 동위상신호 및 사각신호의 지배를 받는 상관기(correlator)를 갖추고 있다. 상기 한쌍의 기준패턴 동위상신호 및 기준패턴 사각신호는 상기 송신기에서 생성된 일정 패턴의 신호와 상응한다. 상관기는, 상기 한쌍의 기준패턴 동위상신호 및 기준패턴 사각신호와 상기 수신된 한쌍의 동위상신호 및 사각신호 사이의 동위상 상관값을 주기적으로 산출한다. 상관기는 또한, 한쌍의 기준패턴 동위상신호 및 기준패턴 사각신호와 수신된 한쌍의 동위상신호 및 사각신호 사이의 사각 상관값을 주기적으로 산출한다. 나아가, 상관기는 상기 동위상 상관값 및 사각 상관값 전력(power)을 주기적으로 산출한다. 전형적 동기장치는 매번 산출되는 상기 전력을 임계값과 비교하는 부분을 갖추고 있다. 심볼 타이밍신호 (심볼 클록신호)의 위상은, 상기 산출된 전력이 일정 임계값을 초과하는 순간에 제어 또는 결정된다.
출원공개된 일본 특허출원 7-250120호는, 특이워드(unique-word) 신호 및 수신신호의 지배를 받는 상관기를 포함하는 동기회로를 공개한 바 있다. 상관기는 상기 특이워드 신호 및 수신신호간 상관값의 절대치를 주기적으로 산출한다. 산출된 다수의 상관값들은 버퍼 메모리(buffer memory)에 입력된다. 상기 일본 특허출원 7-250120호에 있어서는, 피크 검출기(peak detector)가 버퍼 메모리내 상기 산출된 상관값들로부터 제1 최대 상관값을 선정한다. 피크 검출기는 또한 제1 최대 상관값에 해당하는 시간점(time position)을 결정한다. 일본 특허출원 7-250120호의 동기회로는, 제2 최대 상관값을 찾기 위해 상기 버퍼 메모리를 검색하는 판단부를 포함하고 있다. 제2 최대 상관값이 상기 제1 최대 상관값에 일정 비례상수를 곱한 값을 초과하고, 또한 제2 최대 상관값에 해당하는 시간점이 상기 제1 최대 상관값의 시간점을 앞서는 경우이면, 제1 최대 상관값의 시간점을 상기 동기화 타이밍으로 한다.
본 발명은 개량된 동기장치를 제공하는 데 그 목적이 있다.
본 발명의 제1 실시예는, 일정 신호를 발생시키는 제1 수단과; 수신된 신호와 상기 제1 수단에 의해 발생한 일정 신호 사이의 상관을 검출하는 제2 수단과; 일정 상관기준(correlation reference)을 발생시키는 제3 수단과; 상기 제2 수단에 의해 검출된 상관과 상기 제3 수단에 의해 발생한 일정 상관기준 사이의 오차를 산출하는 제4 수단과; 그리고 제4 수단에 의해 산출된 상기 오차를 일정 임계값과 비교하여 동기화 타이밍을 검출하는 제5 수단을 포함한 동기장치를 제공한다.
본 발명의 제2 실시예는, 일정 신호를 발생시키는 제1 수단과; 수신된 신호와 상기 제1 수단에 의해 발생한 일정 신호 사이의 상관을 검출하는 제2 수단과; 적어제3도개인 일정수의 연속적 샘플에 대하여 일정 상관기준을 발생시키는 제3 수단과; 상기 제2 수단에 의해 검출된 상관, 및 상기 일정수의 연속적 샘플에 대하여 상기 제3 수단에 의해 발생한 일정 상관기준 사이의 오차를 산출하는 제4 수단과; 그리고 제4 수단에 의해 산출된 상기 오차를 일정 임계값과 비교하여 동기화 타이밍을 검출하는 제5 수단을 포함한 동기장치를 제공한다.
본 발명의 제3 실시예는 상기 제2 실시예에 근거한 것으로서, 상기 제4 수단에 의해 산출되는 오차가 "e(t)"로 표시되며, 제4 수단이 다음식에 따라 그 오차를 산출하도록 된 동기장치를 제공한다.
여기서, "n"은 각각의 "N"개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "N"은 상기 일정수를 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t＋nT)"는 상기 제2 수단에 의해 검출되는 상관을 나타내고; 또한 "y(n)"은 상기 일정 상관기준을 나타낸다.
본 발명의 제4 실시예는 상기 제3 실시예에 근거한 것으로서, 상기 제4 수단이, 검출된 상관을 나타내는 상기 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와; 제1 지연소자의 출력신호와 일정 상관기준 "y(0)" 사이의 제1 차를 산출하는 제1 감산기와; 상기 제2 지연소자의 출력신호와 일정 상관기준 "y(1)" 사이의 제2 차를 산출하는 제2 감산기와; 상기 제3 지연소자의 출력신호와 일정 상관기준 "y(2)" 사이의 차를 산출하는 제3 감산기와; 상기 제1 감산기에 의해 계산된 제1 차의 제곱을 산출하는 제1 산출기와; 상기 제2 감산기에 의해 계산된 제2 차의 제곱을 산출하는 제2 산출기와; 상기 제3 감산기에 의해 계산된 제3 차의 제곱을 산출하는 제3 산출기와; 그리고 상기 제1 산출기에 의해 산출된 제곱값, 상기 제2 산출기에 의해 산출된 제곱값, 및 상기 제3 산출기에 의해 산출된 제곱값을 상기 오차 "e(t)"에 가산하는 가산기를 포함하도록 된 동기장치를 제공한다.
본 발명의 제5 실시예는 상기 제3 실시예에 근거한 것으로서, 상기 제4 수단이, 검출된 상관을 나타내는 상기 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와; 제1 지연소자의 출력신호와 상기 일정 상관기준 "y(0)"을 승산하는 제1 승산기와; 상기 제2 지연소자의 출력신호와 상기 일정 상관기준 "y(1)"을 승산하는 제2 승산기와; 상기 제3 지연소자의 출력신호와 상기 일정 상관기준 "y(2)"를 승산하는 제3 승산기와; 이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 제1 가산기와; 제1 가산기의 출력신호를 두배로 하는 제1 산출기와; 상기 제1 지연소자의 출력신호를 제곱하는 제2 산출기와; 제2 산출기의 출력신호를 제4 지연소자가 수신하는 한편 그 제4 지연소자에 대해 제5 및 제6 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제4, 제5 및 제6 지연소자와; 이들 제4, 제5 및 제6 지연소자의 출력신호들을 가산하는 제2 가산기와; 그리고 제2 가산기의 출력신호로부터 상기 제1 산출기의 출력신호를 감산하고, 그 감산의 결과값과, 상기 일정 상관기준 "y(0)"의 제곱, 상기 일정 상관기준 "y(1)"의 제곱, 및 상기 일정 상관기준 "y(2)"의 제곱의 합을 가산하여 상기 오차 "e(t)"를 산출하는 제3 산출기를 포함하도록 된 동기장치를 제공한다.
본 발명의 제6 실시예는 상기 제3 실시예에 근거한 것으로서, 상기 제4 수단이, 검출된 상관값을 나타내는 상기 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와; 제1 지연소자의 출력신호와 상기 일정 상관기준 "y(0)"을 승산하는 제1 승산기와; 상기 제2 지연소자의 출력신호와 상기 일정 상관기준 "y(1)"을 승산하는 제2 승산기와; 상기 제3 지연소자의 출력신호와 상기 일정 상관기준 "y(2)"를 승산하는 제3 승산기와; 이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 가산기와; 가산기의 출력신호를 두배로 하는 제1 산출기와; 상기 제1 지연소자의 출력신호를 제곱하는 제2 산출기와; 제2 산출기의 출력신호를 제4 지연소자가 수신하는 한편 그 제4 지연소자에 대해 제5, 제6 및 제7 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제4, 제5, 제6 및 제7 지연소자와; 1-샘플 지연을 제공하는 제8 지연소자와; 상기 제4 지연소자의 출력신호로부터 상기 제7 지연소자의 출력신호를 감산하고, 그 감산의 결과값을 상기 제8 지연소자의 출력신호와 가산하여 그 출력신호를 제8 지연소자로 공급하는 제3 산출기와; 그리고 제3 산출기의 출력신호로부터 상기 제1 산출기의 출력신호를 감산하고, 그 감산의 결과값과, 상기 일정 상관기준 "y(0)"의 제곱, 상기 일정 상관기준 "y(1)"의 제곱 및 상기 일정 상관기준 "y(2)"의 제곱의 합을 가산하여 상기 오차 "e(t)"를 산출하는 제4 산출기를 포함하도록 된 동기장치를 제공한다.
본 발명의 제7 실시예는 일정 신호를 발생시키는 제1 수단과; 수신된 신호와 상기 제1 수단에 의해 발생한 일정 신호 사이의 상관을 검출하는 제2 수단과; 일정 상관기준을 발생시키는 제3 수단과; 상기 제2 수단에 의해 검출된 상관과 상기 제3 수단에 의해 발생한 일정 상관기준에 응답하여 보정계수를 결정하는 제4 수단과; 상기 제3 수단에 의해 발생한 일정 상관기준을, 제4 수단에 의해 결정된 보정계수에 응답하여 제2 상관기준으로 보정하는 제5 수단과; 상기 제2 수단에 의해 검출된 상관과 상기 제5 수단에 의해 발생한 제2 상관 사이의 오차를 산출하는 제6 수단과; 그리고 제6 수단에 의해 산출된 오차를 일정 임계값과 비교하여 동기화 타이밍을 검출하는 제7 수단을 포함한 동기장치를 제공한다.
본 발명의 제8 실시예는 일정 신호를 발생시키는 제1 수단과; 수신된 신호와 상기 제1 수단에 의해 발생한 일정 신호 사이의 상관을 검출하는 제2 수단과; 적어제3도개인 일정수의 연속적 샘플에 대하여 일정 상관기준을 발생시키는 제3 수단과; 상기 제2 수단에 의해 검출된 상관과 제3 수단에 의해 발생한 일정 상관기준에 응답하여 보정계수를 결정하는 제4 수단과; 상기 제3 수단에 의해 발생한 일정 상관기준을, 상기 제4 수단에 의해 결정된 보정계수에 응답하여 제2 상관기준으로 보정하는 제5 수단과; 상기 제2 수단에 의해 검출된 상관, 및 상기 일정수의 연속적 샘플에 대하여 제5 수단에 의해 발생한 상기 제2 상관 사이의 오차를 산출하는 제6수단과; 그리고 제6 수단에 의해 산출된 오차를 일정 임계값과 비교하여 동기화 타이밍을 검출하는 제7 수단을 포함한 동기장치를 제공한다.
본 발명의 제9 실시예는 상기 제8 실시예에 근거한 것으로서, 제6 수단에 의해 산출되는 상기 오차가 "e(t)"로 표시되며, 제6 수단이 다음식에 따라 그 오차를 산출하도록 된 동기장치를 제공한다.
여기서, "n"은 각각의 "N"개 연속적 샘플에 해당하는 정수를 나타내며; "t"시간점를 나타내며; "N"은 상기 일정수를 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t＋nT)"는 상기 제2 수단에 의해 검출되는 상관값을 나타내며; "y(n)"은 상기 일정 상관기준을 나타내고, 또한 "a"는 상기 제4 수단에 의해 결정되는 보정계수를 나타낸다.
본 발명의 제10 실시예는 상기 제9 실시예에 근거한 것으로서, 상기 제4 수단, 제5 수단 및 제6 수단이, 검출된 상관값을 나타내는 상기 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와; 상기 제1 지연소자의 출력신호와 일정 상관기준 "y(0)"를 승산하는 제1 승산기와; 상기 제2 지연소자의 출력신호와 일정 상관기준 "y(1)"을 승산하는 제2 승산기와; 상기 제3 지연소자의 출력신호와 일정 상관기준 "y(2)"를 승산하는 제3 승산기와; 이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 제1 가산기와; 상기 일정 상관기준 y(0)"의 제곱, 상기 일정 상관기준 "y(1)"의 제곱, 및 상기 일정 상관기준 "y(2)"의 제곱의 합의 역수를 상기 제1 가산기의 출력신호와 승산하는 제4 승산기와; 상기 일정 상관기준 "y(0)"와 제4 상관기의 출력신호를 승산하는 제5 승산기와; 상기 일정 상관기준 "y(1)"과 상기 제4 상관기의 출력신호를 승산하는 제6 승산기와; 상기 일정 상관기준 "y(2)"와 상기 제4 상관기의 출력신호를 승산하는 제7 승산기와; 상기 제1 지연소자의 출력신호와 상기 제5 승산기의 출력신호 사이의 제1 차를 산출하는 제1 감산기와; 상기 제2 지연소자의 출력신호와 상기 제6 승산기의 출력신호 사이의 제2 차를 산출하는 제2 감산기와; 상기 제3 지연소자의 출력신호와 상기 제7 승산기의 출력신호 사이의 제3 차를 산출하는 제3 감산기와; 상기제1 감산기에 의해 산출된 제1 차의 제곱을 산출하는 제1 산출기와; 상기 제2 감산기에 의해 산출된 제2 차의 제곱을 산출하는 제2 산출기와; 상기 제3 감산기에 의해 산출된 제3 차의 제곱을 산출하는제3 산출기와; 그리고 상기 제1 산출기에 의해 산출된 제곱, 상기 제2 산출기에 의해 산출된 제곱, 및 상기 제3 산출기에 의해 산출된 제곱을 상기 오차 "e(t)"에 가산하는 제2 가산기를 포함하도록 된 동기장치를 제공한다.
본 발명의 제11 실시예는 상기 제9 실시예에 근거한 것으로서, 상기 제4 수단, 제5 수단 및 제6 수단이, 검출된 상관값을 나타내는 상기 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와; 상기 제1 지연소자의 출력신호와 일정 상관기준 "y(0)"를 승산하는 제1 승산기와; 상기 제2 지연소자의 출력신호와 일정 상관기준 "y(1)"을 승산하는 제2 승산기와; 상기 제3 지연소자의 출력신호와 일정 상관기준 "y(2)"를 승산하는 제3 승산기와; 이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 제1 가산기와; 제1 가산기의 출력신호를 제곱하는 제1 산출기와; 상기 일정 상관기준 "y(0)"의 제곱, 상기 일정 상관기준 "y(1)"의 제곱, 및 상기 일정 상관기준 "y(2)"의 제곱의 합의 역수를 상기 제1 산출기의 출력신호와 승산하는 제4 승산기와; 상기 제1 지연소자의 출력신호를 제곱하는 제2 산출기와; 제2 산출기의 출력신호를 제4 지연소자가 수신하는 한편 그 제4 지연소자에 대해 제5, 제6 및 제7 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제4, 제5, 제6 및 제7 지연소자와; 제4, 제5 및 제6 지연소자의 출력신호들을 가산하는 제2 가산기와; 그리고 상기 제4 승산기의 출력신호와 상기 제2 가산기의 출력신호 사이의 차를 계산하여 상기 오차 "e(t)"를 산출하는 감산기를 포함하도록 된 동기장치를 제공한다.
본 발명의 제12 실시예는 상기 제9 실시예에 근거한 것으로서, 상기 제4 수단, 제5 수단 및 제6 수단이, 검출된 상관값을 나타내는 상기 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와; 상기 제1 지연소자의 출력신호와 일정 상관기준 "y(0)"를 승산하는 제1 승산기와; 상기 제2 지연소자의 출력신호와 일정 상관기준 "y(1)"을 승산하는 제2 승산기와; 상기 제3 지연소자의 출력신호와 일정 상관기준 "y(2)"를 승산하는 제3 승산기와; 이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 제1 가산기와; 제1 가산기의 출력신호를 제곱하는 제1 산출기와; 상기 제1 지연소자의 출력신호를 제곱하는 제2 산출기와; 제2 산출기의 출력신호를 제4 지연소자가 수신하는 한편 그 제4 지연소자에 대해 제5 및 제6 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제4, 제5, 및 제6 지연소자와; 이들 제4, 제5 및 제6 지연소자의 출력신호들을 가산하는 제2 가산기와; 그리고 상기 제1 산출기의 출력신호와 상기 제2 가산기의 출력신호 사이의 차를 계산하여 상기 오차 "e(t)"를 산출하는 감산기를 포함하도록 된 동기장치를 제공한다.
본 발명의 제13 실시예는 상기 제9 실시예에 근거한 것으로서, 상기 제4 , 제5 및 제6 수단이, 검출된 상관값을 나타내는 상기 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와; 상기 제1 지연소자의 출력신호와 일정 상관기준 "y(0)"를 승산하는 제1 승산기와; 상기 제2 지연소자의 출력신호와 일정 상관기준 "y(1)"을 승산하는 제2 승산기와; 상기 제3 지연소자의 출력신호와 일정 상관기준 "y(2)"를 승산하는 제3 승산기와; 이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 가산기와; 가산기의 출력신호를 제곱하는 제1 산출기와; 상기 일정 상관기준 "y(0)"의 제곱, 상기 일정 상관기준 "y(1)"의 제곱, 및 상기 일정 상관기준 "y(2)"의 제곱의 합의 역수를 상기 제1 산출기의 출력신호와 승산하는 제4 승산기와; 상기 제1 지연소자의 출력신호를 제곱하는 제2 산출기와; 제2 산출기의 출력신호를 제4 지연소자가 수신하는 한편 그 제4 지연소자에 대해 제5, 제6 및 제7 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제4, 제5, 제6 및 제7 지연소자와; 1-샘플 지연을 제공하는 제8 지연소자와; 상기 제4 지연소자의 출력신호로부터 상기 제7 지연소자의 출력신호를 감산하고, 그 감산의 결과값과 상기 제8 지연소자의 출력신호를 가산하여 그 출력 신호를 제8 지연소자로 공급하는 제3 산출기와; 그리고 상기 제4 승산기의 출력신호와 제3 산출기의 출력신호 사이의 차를 계산하여 상기 오차 "e(t)"를 산출하는감산기를 포함하도록 된 동기장치를 제공한다.
본 발명의 제14 실시예는 상기 제9 실시예에 근거한 것으로서, 상기 제 4, 제5 및 제6 수단이, 검출된 상관값을 나타내는 상기 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와;상기 제1 지연소자의 출력신호와 일정 상관기준 "y(0)"를 승산하는 제1 승산기와; 상기 제2 지연소자의 출력신호와 일정 상관기준 "y(1)"을 승산하는 제2 승산기와; 상기 제3 지연소자의 출력신호와 일정 상관기준 "y(2)"를 승산하는 제3 승산기와; 이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 가산기와; 가산기의 출력신호를 제곱하는 제1 산출기와; 상기 제1 지연소자의 출력신호를 제곱하는 제2 산출기와; 제2 산출기의 출력신호를 제4 지연소자가 수신하는 한편 그 제4 지연소자에 대해 제5, 제6 및 제7 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제4, 제5, 제6 및 제7 지연소자와; 1-샘플 지연을 제공하는 제8 지연소자와; 상기 제4 지연소자의 출력신호로부터 상기 제7 지연소자의 출력신호를 감산하고, 그 감산의 결과값과, 상기 제8 지연소자의 출력신호를 가산하여 그 출력신호를 제8 지연소자로 공급하는 제3 산출기와; 그리고 상기 제4 승산기의 출력신호와 상기 제3 산출기의 출력 신호 사이의 차를 계산하여 상기 오차 "e(t)"를 산출하는 감산기를 포함하도록 된 동기장치를 제공한다.
제1도는 본 발명의 제1 실시예에 따른 동기장치를 나타낸 블록도.
제2도는 산출된 상관전력에 있어 시간영역 변화의 제1예를 나타낸 도면.
제3도는 산출된 상관전력에 있어 시간영역 변화의 제2예를 나타낸 도면.
제4도는 산출된 상관전력에 있어 시간영역 변화의 제3예를 나타낸 도면.
제5도는 산출된 상관전력에 있어 시간영역 변화의 제4예를 나타낸 도면.
제6도는 본 발명의 제2 실시예에 따른 동기장치 일부분을 나타낸 블록도.
제7도는 본 발명의 제3 실시예에 따른 동기장치 일부분을 나타낸 블록도.
제8도는 본 발명의 제4 실시예에 따른 동기장치 일부분을 나태낸 블록도.
제9도는 본 발명의 제5 실시예에 따른 동기장치 일부분을 나타낸 블록도.
제10도는 본 발명의 제6 실시예에 따른 동기장치 일부분을 나타낸 블록도.
제11도는 본 발명의 제7 실시예에 따른 동기장치 일부분을 나타낸 블록도.
제12도는 본 발명의 제8 실시예에 따른 동기장치 일부분을 나타낸 블록도.
* 도면의 주요부분에 대한 부호의 설명
3, 4 : A/D 변환기 44 : 상관회로
10, 132, 233, 237 : 상관기 16, 635, 732 : 산출기
[제1 실시예]
도 1을 참조하면, 수신된 한쌍의 동위상신호(수신 I-채널신호) 및 사각신호(수신 Q채널신호)가 아나로그/디지털 변환기(3, 4)로 각각 공급된다. 일반적으로, 상기 수신 동위상신호 및 사각신호는 수신되는 무선신호로부터 복조기(도시하지 않음)를 통해 얻어진다. 상기 아나로그/디지털 변환기(3, 4)를 A/D 변환기(3, 4)라 한다. 수신된 상기 동위상신호는 A/D 변환기(3)에 의해 디지털 동위상신호로 변환된다.
상기 A/D 변환기(3, 4)에는 상관회로(44)가 이어진다. 상관회로(44)는 메모리(7), 상관기(10), 메모리(11) 및 산출기(16)를 포함하고 있다. 메모리(7)의 입력측은 상기 A/D 변환기(3, 4)에 이어져 있다. 메모리(7)의 출력측은 제2 수단으로서의 상기 상관기(10)의 제1 입력측에 연결되어 있다. 제1 수단으로서의 상기 메모리(11)는 상관기(10)의 입력측에 연결된다.
한쌍의 디지털 수신 동위상신호 및 디지털 수신 사각신호는, 상기 A/D 변환기(3, 4)로부터, 샘플 하나씩 차례로 상기 메모리(7)내에 기록된다. 여기서, "샘플"은 시간간격에 있어 2,4, 또는 8등의 일정 자연수로 분할된 "심볼"에 해당한다. 상기 각각의 디지털 수신 동위상신호 및 디지털 수신 사각신호에 대하여, 상기 메모리(7)는 일정수 "M"개 샘플에 상응하는 용량을 갖고 있다. 따라서, 각각의 디지털 수신 동위상신호 및 디지털 수신 사각신호중 "M"개의 연속적 샘플들이 메모리(7)에 저장된다. 상기 일정수 "M"개의 샘플은 하나의 심볼에 해당한다. 한쌍의 새로운 디지털 수신 동위상신호 및 디지털 수신 사각신호가 상기 메모리(7)내에 기록될 때마다, 가장 오래된 한쌍의 샘플이 그로부터 지워진다. 메모리(7)는 시프트 레지스터(shift register)로서의 역할을 한다.
상기 메모리(11)는 하나의 심볼에 해당하는 한쌍의 기준 동위상신호 및 기준 사각신호를 저장한다. 메모리(11)내 한쌍의 기준 동위상신호 및 기준 사각신호는 일정 심볼(일정 상태의 심볼)을 나타낸다. 상기 메모리(11)내 각각의 기준 동위상신호 및 기준 사각신호는 "M"개의 1-샘플상당 절편(segment)으로 분할된다.
상기 상관기(10)는 매 샘플간격마다 다음 일련의 프로세스(process)를 수행한다. 상관기(10)는 각각의 디지털 수신 동위상신호 및 디지털 수신 사각신호중 "M"개의 샘플을 상기 메모리(7)로부터 판독한다. 상관기(10)는 또한 상기 각각의 기준 동위상신호 및 기준 사각신호중 "M"개의 1-샘플상당 절편을 상기 메모리(11)로부터 판독한다. 상관기(10)는 상기 한쌍의 수신 동위상신호 및 수신 사각신호 및 상기 한쌍의 기준 동위상신호 및 기준 사각신호 사이의 동위상 상관값 "combI"을 다음 식에 따라 산출한다.
여기서, "r(i)"는 복소수 "r(i)"에 대한 켤레 복소수를 나타내며; "sw(i)"는 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 된 하나의 샘플을 나타내며; "r(i)"는 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 된 하나의 1-샘플상당 절편을 나타내며; "swQ(i)"는 상기 수신 동위상신호 샘플을 나타내며; "swI(i)"는 상기 수신 사각신호 샘플을 나타내며; "rI(i)"는 상기 기준 동위상신호로 된 1-샘플 상당 절편을 나타내고; 또한 "rQ(i)"는 상기 기준 사각신호로 된 1-샘플상당 절편을 나타낸다. 상관기(10)는 상기 한쌍의 수신 동위상신호 및 수신 사각신호 및 상기 한쌍의 기준 동위상신호 및 사각신호 사이의 사각 상관값 "combQ"를 다음 식에 따라 산출한다.
이들 동위상 상관값 "combI" 및 사각 상관값 "combQ"는 상관기(10)를 통해 역시 제2 수단으로서의 상기 산출기(16)로 통보된다. 매 샘플간격마다, 산출기(16)는, 상기 동위상 상관값 "comb" 및 상기 사각 상관값 "combI"의 전력(power)을 다음식에 의거하여 산출한다.
comb = combI²＋ combQ₂ …(3)
산출기(16)는 상기 산출된 상관전럭(correlation power) "comb"를 나타내는
데이터피스(data piece)를 출력한다.
상관회로(44) 다음에는 제4 수단으로서의 에러검출회로(45)가 이어져 있다. 에러검출회로(45)는 지연소자들 또는 D-형 플립플롭(flip-flop)(18, 20, 22), 메모리(24), 감산기 (25, 26, 27), 산출기(34, 35, 36) 및 가산기(40)를 포함한다. 상기 지연소자(18)의 입력측은 상관회로(44)내 상기 산출기(16)의 출력측에 연결되어 있다. 지연소자 (18)의 출력측은 상기 지연소자(20)의 입력측에 연결된다. 지연소자(18)의 출력측은 또한 상기 감산기(25)의 제1 입력측에 연결되어 있다. 지연소자(20)의 출력측은 상기 지연소자(22)의 입력측으로 연결된다. 상기 지연소자(20)의 출력측은 또한 상기 감산기(26)의 제1 입력측에 연결되어 있다. 지연소자(22)의 출력측은 상기 감산기(27)의 제1 입력측에 연결되어 있다. 감산기(25, 26, 27)의 제2 입력측들은 제3 수단으로서의 상기 메모리(24)로 연결된다. 상기 감산기(25)의 출력측은 상기 산출기(34)의 입력측에 연결되어 있다. 산출기(34)의 출력측은 상기 가산기(40)의 제2 입력측에 연결된다. 감산기(26)의 출력측은 상기 산출기(35)의 입력측으로 연결된다. 산출기 (35)의 출력측은 가산기(40)의 제2 입력측에 연결되어 있다. 상기 감산기(27)의 출력측은 상기 산출기(36)의 입력측에 연결된다. 산출기(36)의 출력측은 가산기(40)의 제3 입력측에 연결되어 있다.
상기 지연소자(18, 20, 22)는, 상기 상관회로(44)내 산출기(16)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 3단 시프트 레지스터를 구성한다. 상기 산출기(16)로부터의 출력 데이터는 상기 각각의 지연소자(18, 20, 22)에 의한 1-샘플 지연을 받으면서 상기 3단 시프트 레지스터를 거쳐 전파된다. 지연소자(18)로부터 출력된 데이터는 상기 산출기(16)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 상기 지연소자(20)로부터 출력된 데이터는 지연소자(18)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 따라서, 지연소자(20)로부터의 출력 데이터는, 상기 지연소자(18)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플 바로 앞 샘플에 해당하는 산출 상관전력을 나타낸다. 상기 지연소자(22)로부더 출력된 데이터는 지연소자(18)로부터의 출력 데이터를 2-샘플 시간간격 앞선다. 따라서, 지연소자(22)로부터의 출력 데이터는, 지연소자(18)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플보다 2번째 앞선 샘플에 해당하는 산출 상관전력을 나타낸다.
상기 메모리(24)는 3개의 연속적 샘플(전, 중간 및 후의 샘플)에 대한 기준 상관전력을 나타내는 기준신호들을 저장한다. 이들 기준 상관전력은 일정 양호한 수신조건 또는 이상적 수신조건하에서 얻을 수 있는 산출 상관전력과 일치하도록 미리 정해져 있다.
감산기(25)는 지연소자(18)로부터의 출력 데이터를 수신한다. 감산기(25)는 또한, 상기 후샘플 기준 상관전력을 나타내는, 상기 메모리(24)로부터의 기준신호를 수신한다. 감산기(25)는, 상기 지연소자(18)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 후샘플 기준 상관전력 사이의 차(에러)를 산출한다.
감산기(25)는 상기 산출된 후샘플 차(산출된 후샘플 에러)를 산출기(34)에 통보한다. 산출기(34)는 후샘플 차(후샘플 에러)의 제곱을 계산한다.
감산기(26)는 지연소자(20)로부터의 출력 데이터를 수신한다. 감산기(26)는 또한, 상기 중간샘플 기준 상관전력을 나타내는, 상기 메모리(24)로부터의 신호를 수신한다. 감산기(26)는, 상기 지연소자(20)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 중간샘플 기준 상관전력 사이의 차(에러)를 산출한다. 감산기(26)는 상기 산출된 중간샘플 차(산출된 중간샘플 에러)를 산출기(35)에 통보한다. 산출기(35)는 중간샘플 차(중간샘플 에러)를 제곱한다.
감산기(27)는 상기 지연소자(22)로부터의 출력신호를 수신한다. 감산기(27)는 또한, 상기 전샘플 기준 상관전력을 나타내는, 상기 메모리(24)로부터의 신호를 수신한다. 감산기(26)는, 상기 지연소자(22)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 전샘플 기준 상관전력 사이의 차(에러)를 산출한다. 감산기(27)는, 상기 산출된 전샘플 차(산출된 전샘플 에러)를 산출기(36)에 통보한다. 산출기(36)는 전샘플 차(전샘플 에러)를 제곱한다.
가산기(40)에는, 상기 산출기(34, 35, 36)에 의한 후샘플 차(후샘플 에러)의 제곱, 중간샘플 차(중간샘플 에러)의 제곱, 및 전샘플 차(전샘플 에러)의 제곱이 통보된다. 매 샘플간격마다, 상기 가산기(40)는, 상기 후샘플 차(후샘플 에러)의 제곱, 중간샘플 차(중간샘플 에러)의 제곱, 및 전샘플 차(전샘플 에러)의 제곱의 합을 산출한다. 산출된 합은 상기 3개의 연속적 샘플(전, 중간 및 후샘플)에 대한 산출 상관전력 및 기준 상관전력 사이의 합성에러(synthetic error)에 해당한다. 매 샘플간격마다, 가산기(40)는 상기 합성에러를 나타내는 데이터피스를 출력한다.
상기 지연소자(18, 20, 22), 메모리(24), 감산기(25, 26, 27), 산출기(34, 35, 36), 및 상기 에러검출회로(45)내 가산기(40)는 상호 협력하여, 다음 식에 따라 상기 합성에러 "e(t)"를 산출한다.
여기서, "n"은 각각의 3개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 3개의 연속적 샘플에 대한 산출 상관전력을 나타내고; 그리고 "y(n)"은 역시 3개의 연속적 샘플에 대한 기준 상관전력을 나타낸다.
상기 에러검출회로(45)에는 제5 수단으로서의 결정회로(42)가 이어진다. 결정회로(42)의 입력측은 상기 에러검출회로(45)내 가산기(40)의 출력측에 연결되어 있다. 매 샘플간격마다, 상기 결정회로(42)는 합성에러를 나타내는, 상기 가산기(40)로부터의 데이터피스를 수신한다. 결정회로(42)는 또한 비교기를 포함한다. 매 샘플간격마다, 결정회로(42)내 상기 비교기는 합성에러가 일정 임계값보다 큰지 어떤지를 결정한다. 합성에러가 상기 임계값 이하이면, 결정회로(42)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 일치를 나타내는 신호 "1"을 출력한다. 반면, 합성에러가 임계값보다 큰 경우, 결정회로(42)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 불일치를 나타내는 신호"0"을 출력한다.
상기 결정회로(42)의 출력신호는, 심볼 클록신호(심볼 타이밍신호)를 발생시키기 위한 신호발생기(도시하지 않음)로 공급된다. 신호발생기는, 상기 결정회로(42)측 출력신호에 응답하여, 발생하는 심볼 클록신호의 위상을 제어함으로써 수신 신호와 동기화시킨다.
어떤 조건하에서는, 송신기로부터의 무선신호가 서로 다른 길이를 갖는 다수의 경로를 거쳐 수신기로 전파된다. 보다 짧은 경로의 경우 선행파(preceding wave) 성분을 야기하는 반면, 보다 긴 경로의 경우에는 지연파(delayed wave) 성분을 야기하게 된다. 일반적으로, 상기 보다 짧은 경로의 경우 직선경로와 일치하므로, 무선신호에 있어 상기 선행파 성분은 직선파 성분이다. 무선신호중의 선행파 성분(직선파 성분)은 그 지연파 성분보다 앞서 수신기에 도달하게 된다. 보통, 상기 보다 긴 경로를 통한 전파가 진행되는 동안, 무선신호는 빌딩, 산 또는 기타 동일류의 물체에 반사된다.
송신기로부터의 무선신호가, 상기 메모리(11)내 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 상기 일정 심볼과 일치하는 심볼을 포함한 경우를 가정해보자. 상기 무선신호의 선행파 성분이 우세한 경우, 상기 산출기(16)에 의해 산출되는 상관전력은 시간영역에 있어 도 2와 같이 변화한다. 무선신호의 지연파 성분이 우세한 경우, 산출기(16)에 의해 산출되는 상관전력은 시간영역에 있어 도 3과 같이 변화한다. 상기 무선신호의 선행파 성분 및 지연파 성분이 실질적으로 동일한 세기에다 그 위상이 정반대인 경우, 산출기(16)에 의해 산출되는 상관전력은 시간영역에 있어 도 4와 같이 변화한다. 이 경우, 상기 계산된 상관전력의 피크(peak) 발생점은, 무선신호내 선행파 성분 및 지연파 성분에 의해 결정되는 양보정시간점과는 다르다. 상기 무선신호의 선행파 성분 및 지연파 성분이 실질적으로 동일한 세기에다 공통 위상을 갖는 경우, 상기 산출기(16)에 의해 산출되는 상관전력은 시간영역에 있어 도 5와 같이 변화한다. 이 경우, 계산되는 상관전력은 일정 시간간격 동안 두번의 피크를 나타낸다.
결정회로(42)에 의한 합성에러 판정용으로 이용되는 상기 임계값은, 도 2 및 도 3의 조건하에서는 상기 결정회로(42)가 신호 "1"을 출력하는 반면, 도 4 및 도 5의 조건하에서는 결정회로(42)로 하여금 신호 "0"을 출력하도록 설정되어 있다. 다시 말하자면, 상기 결정회로(42)는 제2도 및 제3도의 조건에는 응답하지만, 도 4 및 도 5의 조건에는 응답하지 않는다. 이는, 상기 도 4및 도 5의 조건이 그릇된 심볼 타이밍 정보를 갖는 것인 이상, 심볼 클록신호의 위상제어 정확도를 유지할 수 있는 이점이 있다.
산출기(34, 35, 36)를 변형시켜, 상기 후샘플 차(후샘플 에러), 중간샘플차(중간샘플 에러) 및 전샘플 차(전샘플 에러)의 제곱이 아닌 그 절대값을 계산토록 해도 무방함을 주목할 필요가 있다. 이 경우, 상기 가산기(40)는 제곱 대신 절대값의 합으로부터 상기 합성에러를 산출하게 된다.
또한, 상기 에러검출회로(45)의 경우, 4개 이상의 단계를 갖는 하나의 버젼(version)으로 변형할 수도 있다. 이 경우, 에러검출회로(45)는 다음 식에 따라 상기 합성에러를 산출한다.
여기서, "n"은 각각의 "N"개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "N"은 상기 단계수에 해당하는 4 이사의 일정 자연수를 나타내며; "'T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 "N"개 연속적 샘플에 대한 산출 상관전력을 나타내고; 또한 "y(n)"은 "N"개 연속적 샘플에 대한 기준 상관전력을 나타낸다.
[제2 실시예]
본 발명의 제2 실시예는, 도 1상의 결정회로(42) 및 에러검출회로(45)를 결정회로(42A) 및 에러검출회로(45A)로 치환한 점을 제외하면, 상기 도 1에 있어서의 실시예와 유사하다.
도 6에 나타낸 바와 같이, 상기 에러검출회로(45A)는 지연소자 또는 D형 플립플롭(102, 104, 106), 승산기(108, 109, 110), 메모리(111), 가산기(118), 산출기 (120, 122), 지연소자 또는 D형 플립플롭(124, 126, 128), 가산기(130) 및 산출기 (132)를 포함한다.
상기 지연소자(102)의 입력측은 상기 상관회로(44)(제1도 참조)내 산출기(16)의 출력측에 연결되어 있다. 지연소자(102)의 출력측은 상기 지연소자(104)의 입력측에 연결된다. 지연소자(102)의 출력측은 또한 상기 승산기(108)의 제1 입력측에 연결되어 있다. 또한, 상기 지연소자(102)의 출력측은 산출기(122)의 입력측에 연결된다. 지연소자(104)의 출력측은 상기 지연소자(106)의 입력측으로 연결된다. 지연소자(104)의 출력측은 또한 승산기(109)의 제1 입력측에 연결되어 있다. 지연소자(106)의 출력측은 승산기(110)의 제1 입력측에 연결된다. 상기 승산기(108, 109, 110)의 제2 입력측들은 상기 메모리(111)로 연결된다. 승산기(108)의 출력측은 상기 가산기(118)의 제1 입력측에 연결되어 있다. 승산기(109)의 출력측은 가산기(118)의 제2 입력측에 연결된다. 가산기(110)의 출력측은 가산기(118)의 제3 입력측으로 연결된다. 가산기(118)의 출력측은 상기 산출기(120)의 입력측에 연결되어 있다. 산출기(120)의 출력측은 산출기(132)의 제1 입력측에 연결된다. 산출기(132)의 제2 입력측은 메모리(111)로 연결된다.
상기 산출기(122)의 출력측은 지연소자(124)의 입력측에 연결되어 있다. 지연소자(124)의 출력측은 지연소자(126)의 입력측에 연결된다. 지연소자(124)의 출력측은 또한 가산기(130)의 제1 입력측은 연결된다. 상기 지연소자(126)의 출력측은 지연소자(128)의 입력측에 연결되어 있다. 지연소자(126)의 출력측은 또한 상기 가산기(130)의 제2 입력측에 연결된다. 상기 지연소자(128)의 출력측은 가산기(130)의 제3 입력측으로 연결된다. 가산기(130)의 출력측은 상기 산출기(132)의 제3 입력측에 연결되어 있다. 산출기(132)의출력측에는 상기 결정회로(42A)가 이어진다.
상기 지연소자(102, 104, 106)는, 상기 상관회로(44)(제1도 참조)내 산출기(16)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 3단 시프트 레지스터를 구성한다. 상기 산출기(16)로부터의 출력 데이터는 상기 각각의 지연소자(102, 104, 106)에 의한 1-샘플 지연을 받으면서 상기 3단 시프트 레지스터를 거쳐 전파된다. 지연소자(102)로부터 출력된 데이터는 상기 산출기(16)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 상기 지연소자(20)로부터 출력된 데이터는 지연소자(18)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 따라서, 지연소자 (104)로 부터의 출력 데이터는, 상기 지연소자(102)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플 바로 앞 샘플에 해당하는 산출 상관전력을 나타낸다. 상기 지연소자(106)로부터 출력된 데이터는 지연소자(102)로부터의 출력 데이터를 2-샘플 시간간격 앞선다. 따라서, 지연소자(106)로부터의 출력 데이터는, 지연소자(102)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플보다 2번째 앞선 샘플에 해당하는 산출 상관전력을 나타낸다.
상기 메모리(111)는 3개의 연속적 샘플(전, 중간 및 후의 샘플)에 대한 기준 상관전력을 나타내는 기준신호들을 저장한다. 이들 기준 상관전력은 일정 양호한 수신조건 또는 이상적 수신조건하에서 얻을 수 있는 산출 상관전력과 일치하도록 미리 정해져 있다.
승산기(108)는 지 연소자(102)로부터의 출력 데이터를 수신한다. 승산기(108)는 또한, 후샘플 기준 상관전력을 나타내는, 상기 메모리(111)로부터의 기준신호를 수신한다. 상기 승산기(108)는, 상기 지연소자(102)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 후샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기 (108)는 상기 산출된 후샘플 곱을 가산기(118)에 통보한다.
승산기(109)는 지 연소자(104)로부터 의 출력 데이터를 수신한다. 승산기(109)는 또한, 상기 중간샘플 기준 상관전력을 나타내는, 상기 메모리(111)로부터의 기준신호를 수신한다. 상기 승산기(109)는, 상기 지연소자(104)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 중간샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(109)는 상기 산출된 중간샘플 곱을 가산기(118)에 통보한다.
승산기(110)는 상기 지연소자(106)로부터의 출력신호를 수신한다. 승산기(110)는 또한, 상기 전샘플 기준 상관전력을 나타내는, 상기 메모리(111)로부터의 기준신호를 수신한다. 상기 승산기(110)는, 지연소자(106)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 전샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(110)는 상기 산출된 전샘플 곱을 가산기(118)에 통보한다.
가산기(118)는 상기 후샘플 곱, 중간샘플 곱 및 전샘플 곱의 합을 산출한다. 가산기(118)는 상기 산출된 곱합을 산출기(120)에 통보한다. 산출기(120)는 그 곱합을 2배로 한다. 산출기(120)는 곱합의 2배를 산출기(132)에 통보한다.
산출기(122)는 상기 지 연소자(102)로부터의 출력 데이터를 수신한다. 산출기(122)는 또한, 지연소자(102)로부터의 출력 데이터로 표시되는 상기 산출 상관전력의 제곱을 산출한다. 산출기(122)는, 계산된 상관전력 제곱을 나타내는, 상기 지연소자(124)로의 데이터를 출력한다.
상기 지 연소자(124, 126, 128)는, 산출기(122)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 3단 시프트 레지스터를 구성한다. 산출기(122)로부터의 출력 데이터는 상기 각각의 지연소자(124, 126, 128)에 의한 1-샘플 지연을 받으면서 상기 3단 시프트 레지스터를 거쳐 전파된다. 지연소자(124)로부터 출력된 데이터는 산출기(122)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 상기 지연소자(126)로부터 출력된 데이터는 지연소자(124)로부터의 출력 데이터보다 1-샘플 시간 간격 앞선다.따라서, 지연소자(126)로부터의 출력 데이터는, 상기 지연소자 (124)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플 바로 앞 샘플에 해당하는 산출 상관전력을 나타낸다. 상기 지연소자(128)로부터 출력된 데이터는 지연소자(124)로부터의 출력 데이터를 2-샘플 시간간격 앞선다. 따라서, 지연소자(128)로부터의 출력 데이터는, 지연소자(124)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플보다 2번째 앞선 샘플에 해당하는 산출 상관전력을 나타낸다. 가산기(130)는, 3개의 연속적 샘플에 대한 상기 계산된 상관전력 제곱들을 표시하는, 상기 지연소자(124)로부터의 출력 데이터를 수신한다. 상기 가산기(130)는 또한 상기 계산된 상관전력 제곱들의 합을 산출한다. 상관기(130)는 산출된 상관전력 제곱합을 상기 산출기(132)에 통보한다.
상기 메모리(111)는 3개의 연속적 샘플에 대한 상기 기준 상관전력 제곱들의 합을 나타내는 기준신호를 저장한다. 앞서 언급한 바와 같이, 상기 기준 상관전력 제곱들은, 일정 양호한 수신조건 또는 이상적 수신조건하에서 얻을 수 있는 계산 상관전력 제곱들과 일치하도록 미리 정해져 있다. 메모리(111)는 상기 기준 상관전력 제곱들의 합을 산출기(132)에 통보한다.
산출기(132)는, 상기 산출기(120)의 출력 데이터로 표시되는, 상기 곱합의 두배를, 상기 가산기(130)의 출력신호로 표시되는 상관전력 제곱합으로부터 감산한다. 산출기(132)는 또한, 상기 메모리(111)의 출력신호로 표시되는, 상기 기준전력 제곱합을, 앞서의 감산 결과값에 가산한다. 이 가산의 결과값이 합성에러에 해당한다. 매 샘플간격마다, 상기 산출기(132)는 상기 합성에러를 나타내는 데이터피스를 출력 한다.
상기 지연소자(102, 104, 106), 승산기(108, 109, 110), 메모리(111), 가산기(118), 산출기(120, 122), 지연소자(124, 126, 128), 가산기(130), 및 상기 에러 검출회로(45A)내 산출기(132)는 상호 협력하여, 다음 식에 따라 상기 합성에러 "e(t)"를 산출한다.
여기서, "n"은 각각의 3개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 3개의 연속적 샘플에 대한 산출 상관전력을 나타내고; 그리고 "y(n)"은 역시 3개의 연속적 샘플에 대한 기준 상관전력을 나타낸다.
상기 에러검출회로(45A)에는 결정회로(42A)가 이어진다. 결정회로(42A)의 입력측은 상기 에러검출회로(45A)내 산출기(132)의 출력측에 연결되어 있다. 매 샘플 간격마다, 상기 결정회로(42A)는 합성에러를 나타내는, 상기 산출기(132)로부터의 데이터피스를 수신한다. 결정회로(42A)는 또한 비교기를 포함한다. 매 샘플간격마다, 결정회로(42A)내 상기 비교기는 합성에러가 일정 임계값보다 큰지 어떤지를 결정한다. 합성에러가 상기 임계값 이하이면, 결정회로(42A)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 일치를 나타내는 신호 "1"을 출력한다. 반면, 합성신호가 임계값보다 큰 경우, 결정회로(42A)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 불일치를 나타내는 신호 "0"을 출력한다.
상기 결정회로(42A)의 출력신호는, 심볼 클록신호(심볼 타이밍신호)를 발생시키기 위한 신호발생기(도시하지 않음)로 공급된다. 신호발생기는, 상기 결정회로 (42A)측 출력신호에 응답하여, 발생하는 심볼 클록신호의 위상을 제어함으로써 수신신호와 동기화시킨다.
상기 에러검출회로(45A)를, 4개 이상의 단계를 갖는 하나의 버젼으로 변형할 수도 있음을 주목할 필요가 있다. 이 경우, 에러검출회로(45A)는 다음 식에 따라 상기 합성에러를 산출한다.
여기서, "n"은 각각의 "N"개 연속적 샘플에 해당하는 정수를 나타내며; "t"시간점을 나타내며; "N"은 상기 단계수에 해당하는 4 이상의 일정 자연수를 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 "N"개 연속적 샘플에 대한 산출 상관전력을 나타내고; 또한 "y(n)"은 "N"개 연속적 샘플에 대한 기준 상관전력을 나타낸다.
[제3 실시예]
본 발명의 제3 실시예는, 도 1상의 결정회로(42) 및 에러검출회로(45)를 결정회로(42B) 및 에러검출회로(45B)로 치환한 점을 제외하면, 상기 도 1에 있어서의 실시예와 유사하다.
도 7에 나타낸 바와 같이, 상기 에러검출회로(45B)는 지연소자 또는 D형 플립플롭(202,204,206), 승산기(208,209,210), 메모리(211), 가산기(218), 산출기 (220,223), 지연소자 또는 D형 플립플롭(225, 227, 229, 231), 산출기(233), 지연소자 또는 D형 플립플롭(235) 및 산출기 (237)를 포함한다.
상기 지연소자(202)의 입력측은 상기 상관회로(44)(제1도 참조)내 산출기(16)의 출력측에 연결되어 있다. 지연소자(202)의 출력측은 상기 지연소자(204)의 입력측에 연결된다. 지연소자(202)의 출력측은 또한 상기 승산기(208)의 제1 입력측에 연결되어 있다. 또한, 상기 지연소자(202)의 출력측은 산출기(223)의 입력측에 연결된다. 지연소자(204)의 출력측은 상기 지연소자(206)의 입력측으로 연결된다. 지연소자(204)의 출력측은 또한 승산기(209)의 제1 입력측에 연결되어 있다. 지연소자(206)의 출력측은 승산기(210)의 제1입력측에 연결된다. 상기 승산기(208, 209, 210)의 제2 입력측들은 상기 메모리(211)로 연결된다. 승산기(208)의 출력측은 상기 가산기(218)의 제1 입력측에 연결되어 있다. 승산기(209)의 출력측은 가산기(218)의 제2 입력측에 연결된다. 승산기(210)의 출력측은 가산기(218)의 제3 입력측으로 연결된다. 가산기(218)의 출력측은 상기 산출기(220)의 입력측에 연결되어 있다. 산출기(220)의 출력측은 산출기(237)의 제1 입력측에 연결된다. 산출기(237)의 제2 입력측은 메모리(211)로 연결된다.
상기 산출기(223)의 출력측은 지연소자(225)의 입력측에 연결되어 있다. 지연소자(225)의 출력측은 지연소자(227)의 입력측에 연결된다. 지연소자(225)의 출력측은 또한 산출기(233)의 제1 입력측으로 연결된다. 상기 지연소자(227)의 출력측은 지연소자(229)의 입력측에 연결되어 있다. 지연소자(229)의 출력측은 지연소자(231)의 입력측으로 연결된다. 지연소자(231)의 출력측은 상기 산출기(233)의 제2 입력측에 연결된다. 산출기(233)의 출력측은 산출기(237)의 제3 입력측으로 연결된다. 산출기(233)의 출력측은 또한 상기 지연소자(235)의 입력측에 연결되어 있다. 지연소자(235)의 출력측은 산출기(233)의 제3 입력측에 연결되어 있다. 즉, 이들 산출기(233) 및 지연소자(235)는 조합을 이룸으로써 하나의 피드백 루프(loop)를 구성한다. 상기 산출기(237)의 출력측에는 결정회로(42B)가 이어진다.
상기 지연소자(202, 204, 206)는, 상기 상관회로(44)(도 1 참조)내 산출기(16)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 3단 시프트 레지스터를 구성한다. 상기 산출기(16)로부터의 출력 데이터는 상기 각각의 지연소자(202, 204, 206)에 의한 1-샘플 지연을 받으면서 상기 3단 시프트 레지스터를 거쳐 전파된다. 지연소자(202)로부터 출력된 데이터는 상기 산출기(16)로부터의 출력 데이터 보다 1-샘플 시간간격 앞선다. 상기 지연소자(204)로부터 출력된 데이터는 지연소자(202)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 따라서, 지연소자(204)로부터의 출력 데이터는, 상기 지연소자(202)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플 바로 앞 샘플에 해당하는 산출 상관전력을 나타낸다. 상기 지연소자(206)로부터 출력된 데이터는 지연소자(202)로부터의 출력 데이터를 2-샘플 시간간격 앞선다. 따라서, 지연소자(206)로부터의 출력 데이터는, 지연소자(202)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플보다 2번째 앞선 샘플에 해당하는 산출 상관전력을 나타낸다.
상기 메모리(211)는 3개의 연속적 샘플(전, 중간 및 후샘플)에 대한 기준 상관전력을 나타내는 기준신호들을 저장한다. 이들 기준 상관전력은 일정 양호한 수신조건 또는 이상적 수신조건하에서 얻을 수 있는 산출 상관전력과 일치하도록 미리 정해져 있다.
승산기(208)는 지연소자(202)로부터의 출력 데이터를 수신한다. 승산기(208)는 또한, 후샘플 기준 상관전력을 나타내는, 상기 메모리(211)로부터의 기준신호를 수신한다. 상기 승산기(208)는, 상기 지연소자(202)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 후샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(208)는 상기 산출된 후샘플 곱을 가산기(218)에 통보한다.
승산기(209)는 지연소자(204)로부터의 출력 데이터를 수신한다. 승산기(209)는 또한, 상기 중간샘플 기준 상관전력을 나타내는, 상기 메모리(211)로부터의 기준신호를 수신한다. 상기 승산기(209)는, 상기 지연소자(204)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 중간샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(209)는 상기 산출된 중간샘플 곱을 가산기(218)에 통보한다.
승산기(210)는 상기 지연소자(206)로부터의 출력신호를 수신한다. 승산기(110)는 또한, 상기 전샘플 기준 상관전력을 나타내는, 상기 메모리(211)로부터의 기준신호를 수신한다. 상기 승산기(210)는, 지연소자(206)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 전샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(210)는 상기 산출된 전샘플 곱을 가산기(218)에 통보한다.
가산기(218)는 상기 후샘플 곱, 중간샘플 곱 및 전샘플 곱의 합을 산출한다. 가산기(218)는 상기 산출된 곱합을 산출기(220)에 통보한다. 산출기(220)는 그 곱합을 2배로 한다. 산출기(220)는 곱합의 2배를 산출기(237)에 통보한다.
상기 산출기(223)는 상기 지연소자(202)로부터의 출력 데이터를 수신한다. 산출기(223)는 또한, 지연소자(202)로부터의 출력 데이터로 표시되는 상기 산출 상관전력의 제곱을 계산한다. 산출기(223)는, 계산된 상관전력 제곱을 나타내는, 상기 지연소자(225)로의 데이터를 출력한다.
상기 지연소자(225, 227, 229, 231)는, 산출기(223)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 4단 시프트 레지스터를 구성한다. 산출기(223)로부터의 출력 데이터는 상기 각각의 지연소자(225, 227, 229, 231)에 의한 1-샘플 지연을 받으면서 상기 4단 시프트 레지스터를 거쳐 전파된다. 지연소자(225)로부터 출력된 데이터는 산출기(223)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 상기 지연소자(231)로부터 출력된 데이터는 지연소자(225)로부터의 출력 데이터보다 3-샘플 시간간격 앞선다. 따라서, 지연소자(231)로부터의 출력 데이터는, 상기 지연소자(225)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플에 대해 3번째로 앞선 샘플에 해당하는 산출 상관전력 제곱을 나타낸다. 산출기(233)는 상기 지연소자(225)로부터의 출력 데이터, 지연소자(231)로부터의 출력 데이터, 및 지연소자(235)로부터의 출력 데이터를 수신한다. 산출기(233)는 또한, 지연소자 (225)로부터의 출력 데이터, 지연소자(231)로부터의 출력 데이터, 및 지연소자 (235)로부터의 출력 데이터에 응답하여, 3개 연속적 샘플별 상기 상관전력 제곱의 합을 계산한다. 산출기(233)는 그 계산된 상관전력 제곱합을 나타내는 데이터를 출력한다.
산출기(233)로부터의 출력 데이터는, 1-샘플 지연을 제공하는 상기 지연소자(235)를 경유하여 다시 그 입력측으로 복귀한다. 산출기(233)는, 상기 지연소자(231)의 출력신호로 표시된 상관전력 제곱을, 지연소자(235)의 출력신호로 표시된 상기 바로 앞의 상관전력 제곱합으로부터 감산한다. 산출기(233)는 또한, 상기 지연소자(225)의 출력신호로 표시된 상관전력 제곱을, 앞서의 감산 결과값에 가산한다. 이 가산의 결과값은 3개의 연속적 샘플에 대한 상관전력 제곱들의 현재상태 합에 해당한다. 가산기(233)는 상기 산출된 상관전력 제곱합을 산출기(237)에 통보한다.
상기 메모리(211)는 3개 연속적 샘플별 기준 상관전력 제곱들의 합을 나타내는 기준신호를 저장한다. 앞서 언급한 바와 같이, 상기 상관전력 제곱들은, 일정양호한 수신조건 또는 이상적 수신조건하에서 얻을 수 있는 산출 상관전력과 일치하도록 미리 정해져 있다. 메모리(211)는 상기 상관전력 제곱합을 산출기(237)에 통보한다.
산출기(237)는 산출기(220)의 출력신호로 표시되는, 상기 곱합의 2배를, 산출기(233)의 출력신호로 표시되는 상기 상관전력 제곱합으로부터 감산한다. 산출기(237)는 또한, 상기 메모리(211)의 출력신호로 표시되는, 상기 기준 상관전력 제곱합을, 앞서의 감산 결과값에 가산한다. 이 가산의 결과값이 합성에러에 해당한다. 매 샘플간격마다, 상기 산출기(237)는 상기 합성에러를 나타내는 데이터피스를 출력한다.
상기 지연소자(202,204,206), 승산기(208,209,210), 메모리(211), 가산기(218), 산출기(220,223), 지연소자(225, 227, 229, 231), 산출기(233), 지연소자(235), 및 상기 에러검출회로(45B)내 산출기(237)는 상호 협력하여, 앞서의 식(6)에 따라 상기 합성에러 "e(t)"를 산출한다.
상기 에러검출회로(45B)에는 결정회로(42B)가 이어진다. 결정회로(42B)의 입력측은 상기 에러검출회로(45B)내 산출기(237)의 출력측에 연결되어 있다. 매 샘플간격마다, 상기 결정회로(42B)는 합성에러를 나타내는, 상기 산출기(237)로부터의 출력 데이터피스를 수신한다. 결정회로(42B)는 또한 비교기를 포함한다. 매 샘플간격마다, 결정회로(42B)내 상기 비교기는 합성에러가 일정 임계값보다 큰지 어떤지를 결정한다. 합성에러가 상기 임계값 이하이면, 결정회로(42B)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 일치를 나타내는 신호 "1"을 출력한다. 반면, 합성신호가 임계값보다 큰 경우, 결정회로(42B)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 불일치를 나타내는 신호 "0"을 출력한다.
상기 결정회로(42B)의 출력신호는, 심볼 클록신호(심볼 타이밍신호)를 발생시키기 위한 신호발생기(도시하지 않음)로 공급된다. 신호발생기는, 상기 결정회로(42B)측 출력신호에 응답하여, 발생하는 심볼 클록신호의 위상을 제어함으로써 수신신호와 동기화시킨다.
상기 에러검출회로(45B)를, 4개 이상의 단계를 갖는 하나의 버젼으로 변형할 수도 있음을 주목할 필요가 있다. 이 경우, 에러검출회로(45B)는 앞서의 식(7)에 따라 상기 합성에러를 산출한다.
[제4 실시예]
본 발명의 제4 실시예는, 도 1상의 결정회로(42) 및 에러검출회로(45)를 결정회로(42C) 및 에러검출회로(45C)로 치환한 점을 제외하면, 상기 도 1에 있어서의 실시예와 유사하다.
도 8에 나타낸 바와 같이, 상기 에러검출회로(45C)는 지연소자 또는 D형 플립플롭(302, 304, 306), 승산기(308, 309, 310), 메모리(311), 가산기(318), 산출기 (320, 323, 325, 327), 감산기(329, 331, 333), 산출기(335, 336, 337) 및 가산기(341)를 포함한다.
상기 지연소자(302)의 입력측은 상기 상관회로(44)(도 1 참조)내 산출기(16)의 출력측에 연결되어 있다. 지연소자(302)의 출력측은 상기 지연소자(304)의 입력측에 연결된다. 지연소자(302)의 출력측은 또한 상기 승산기(308)의 제1 입력측에 연결되어 있다. 또한, 상기 지연소자(302)의 출력측은 감산기(329)의 제1 입력측에 연결된다. 지연소자(304)의 출력측은 지연소자(306)의 입력측으로 연결된다. 지연소자(304)의 출력측은 또한 승산기(309)의 제1 입력측에 연결되어 있다. 아울러, 지연소자(304)의 출력측은 상기 감산기(331)의 제1 입력측으로도 연결된다. 상기 지연소자(306)의 출력측은 승산기(310)의 제1 입력측에 연결된다. 지연소자(306)의 출력측은 또한 감산기(333)의 제1 입력측에 연결되어 있다. 상기 승산기(308, 309, 310)의 제2 입력측들은 상기 메모리(311)로 연결된다. 승산기(308)의 출력측은 상기 가산기(318)의 제1 입력측에 연결되어 있다. 승산기(309)의 출력측은 가산기(318)의 제2 입력측에 연결된다. 승산기(310)의 출력측은 가산기(318)의 제3 입력측으로 연결된다. 가산기(318)의 출력측은 상기 승산기(320)의 제1 입력측에 연결되어 있다. 승산기(320)의 제2 입력측은 상기 메모리(311)로 연결된다.
상기 승산기(323,325,327)의 제1 입력측들은 승산기(320)의 출력측에 연결되어 있다. 이들 승산기(323,325,327)의 제2 입력측들은 메모리(311)로 연결된다. 승산기(323)의 출력측은 상기 감산기(329)의 제2 입력측에 연결된다. 승산기(325)의 출력측은 상기 감산기(331)의 제2 입력측에 연결되어 있다. 승산기(327)의 출력측은 상기 감산기(333)의 제2 입력측으로 연결된다. 감산기(329)의 출력측은 상기 산출기(335)의 입력측에 연결된다. 산출기(335)의 출력측은 가산기(341)의제1 입력측에 연결되어 있다. 감산기(331)의 출력측은 상기 산출기(336)의 입력측으로 연결된다. 산출기(336)의 출력측은 상기 가산기(341)의 제2 입력측에 연결된다. 감산기(333)의 출력측은 상기 산출기(337)의 입력측에 연결되어 있다. 산출기(337)의 출력측은 가산기(341)의 제3 입력측으로 연결된다. 가산기(341)의 출력측에는 상기 결정회로(42C)가 이어진다.
상기 지연소자(302,304,306)는, 상기 상관회로(44)(도 1 참조)내 산출기(16)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 3단 시프트 레지스터를 구성한다. 상기 산출기(16)로부터의 출력 데이터는 상기 각각의 지연소자(302, 304, 306)에 의한 1-샘플 지연을 받으면서 상기 3단 시프트 레지스터를 거쳐 전파된다. 지연소자(302)로부터 출력된 데이터는 상기 산출기(16)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 상기 지연소자(304)로부터 출력된 데이터는 지연소자(302)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 따라서, 지연소자(304)로부터의 출력 데이터는, 상기 지연소자(302)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플 바로 앞 샘플에 해당하는 산출 상관전력을 나타낸다. 상기 지연소자(306)로부터 출력된 데이터는 지연소자(302)로부터의 출력 데이터를 2-샘플 시간간격 앞선다. 따라서, 지연소자(306)로부터의 출력 데이터는, 지연소자(302)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플보다 2번째 앞선 샘플에 해당하는 산출 상관전력을 나타낸다.
상기 메모리(311)는 3개의 연속적 샘플(전, 중간 및 후샘플)별 기준 상관전력을 나타내는 기준신호들을 저장한다. 이들 기준 상관전력은 일정 양호한 수신조건 또는 이상적 수신조건하에서 얻을 수 있는 산출 상관전력과 일치하도록 미리 정해져 있다.
승산기(308)는 지 연소자(302)로부터 의 출력 데 이 터를 수신한다. 승산기(308)는 또한 후샘플 기준 상관전력을 나타내는, 상기 메모리(311)로부터의 기준신호를 수신한다. 상기 승산기(308)는, 상기 지연소자(302)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 후샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(308)는 상기 산출된 후샘플 곱을 가산기(318)에 통보한다.
승산기(309)는 지연소자(304)로부터의 출력 데이터를 수신한다. 승산기(309)는 또한 상기 중간샘플 기준 상관전력을 나타내는, 상기 메모리(311)로부터의 기준신호를 수신한다. 상기 승산기(309)는, 상기 지연소자(304)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 중간샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(309)는 상기 산출된 중간샘플 곱을 가산기(318)에 통보한다.
승산기(310)는 상기 지연소자(306)로부터의 출력신호를 수신한다. 승산기(310)는 또한 상기 전샘플 기준 상관전력을 나타내는, 상기 메모리(311)로부터의 기준신호를 수신한다. 상기 승산기(310)는, 지연소자(306)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 전샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(310)는 상기 산출된 전샘플 곱을 가산기(318)에 통보한다.
가산기(318)는 상기 후샘플 곱, 중간샘플 곱 및 전샘플 곱의 합을 산출한다. 가산기(318)는 상기 산출된 곱합을 산출기(320)에 통보한다.
상기 메모리(311)는 3개 연속적 샘플별 기준 상관전력 제곱합의 역수를 나타내는 기준신호를 저장한다. 앞서 언급한 바와 같이, 상기 기준 상관전력 제곱들은,일정 양호한 수신조건 또는 이상적 수신조건하에서 얻을 수 있는 산출 상관전력 제곱과 일치하도록 미리 정해져 있다. 메모리(311)는 상기 기준 상관전력 제곱합의 역수를 승산기(320)에 통보한다.
승산기(320)는 가산기(318)의 출력신호로 표시되는 상기 산출된 곱합과, 메모리(311)의 출력신호로 표시되는 상기 기준 상관전력 제곱합의 역수 사아의 곱(승산값)을 산출한다. 승산기(320)에 의해 산출된 상기 곱은 다음 식으로 주어진 보정계수 "a"에 해당한다.
여기서, "n"은 각각의 3개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 3개 연속적 샘플별 산출 상관전력을 나타내고; 또한 "y(n)"은 3개 연속적 샘플별 기준 상관전력을 나타낸다. 승산기(320)는 상기 보정계수"a"를 나타내는 신호를 출력한다.
산출기(323)는 상기 승산기(320)를 통해 보정계수 "a"를 통보받는다. 승산기(323)는 상기 후샘플 기준 상관전력을 나타내는, 상기 메모리(311)로부터의 기준신호를 수신한다. 승산기(323)는 상기 보정계수 "a"에 응답하여 후샘플 기준 상관전력을 보정한다. 특히, 승산기(323)는 후샘플 기준 상관전력과 보정계수 "a" 사이의곱(승산값)을 산출한다. 승산기(323)는 보정후의 후샘플 기준 상관전력을 나타내는 신호를 출력한다.
산출기(325)는 또한 상기 승산기(320)를 통해 보정계수 "a"를 통보받는다. 승산기(325)는 상기 중간샘플 기준 상관전력을 나타내는, 상기 메모리(311)로부터의 기준신호를 수신한다. 승산기(325)는 상기 보정계수 "a"에 응답하여 중간샘플 기준 상관전력을 보정한다. 특히, 승산기(325)는 중간샘플 기준 상관전력과 보정계수 "a" 사이의 곱(승산값)을 산출한다. 승산기(325)는 보정후의 중간샘플 기준 상관전력을 나타내는 신호를 출력한다.
산출기(327) 역시 상기 승산기(320)를 통해 보정계수 "a"를 통보받는다. 승산기(327)는 상기 전샘플 기준 상관전력을 나타내는, 상기 메모리(311)로부터의 기준신호를 수신한다. 승산기(327)는 상기 보정계수 "a"에 응답하여 전샘플 기준 상관전력을 보정한다. 특히, 승산기(327)는 전샘플 기준 상관전력과 보정계수 "a" 사이의 곱(승산값)을 산출한다. 승산기(327)는 보정후의 전샘플 기준 상관전력을 나타내는 신호를 출력한다.
감산기(329)는 상기 지연소자(302)로부터의 출력신호를 수신한다. 감산기(329)는 또한 상기 보정후의 후샘플 기준 상관전력을 나타내는, 승산기(323)로부터의 출력신호를 수신한다. 감산기(329)는, 지연소자(302)로부터의 출력 데이터로 표시되는 상기 산출 상관전력과 보정후의 후샘플 기준 상관전력 사이의 차(에러)를 산출한다. 감산기(329)는 상기 산출된 후샘플 차(산출 후샘플 에러)를 산출기(335)에 통보한다. 산출기(335)는 후샘플 차(후샘플 에러)의 제곱을 산출한다.
감산기(331)는 상기 지연소자(304)로부터의 출력신호를 수신한다. 감산기(331)는 또한 상기 보정후의 중간샘플 기준 상관전력을 나타내는, 승산기(325)로부터의 출력신호를 수신한다. 감산기(331)는 지연소자(304)로부터의 출력 데이터로표시되는 상기 산출 상관전력, 및 보정후의 중간샘플 기준 상관전력 사이의 차(에러)를 산출한다. 감산기(331)는 상기 산출된 중간샘플 차(산출 중간샘플 에러)를 산출기(336)에 통보한다. 산출기(336)는 중간샘플 차(중간샘플 에러)의 제곱을 산출한다.
감산기(333)는 상기 지연소자(306)로부터의 출력신호를 수신한다. 감산기(333)는 또한 상기 보정후의 전샘플 기준 상관전력을 나타내는, 승산기(327)로부터의 출력신호를 수신한다. 감산기(333)는 지연소자(306)로부터의 출력 데이터로 표시되는 상기 산출 상관전력, 및 보정후의 전샘플 기준 상관전력 사이의 차(에러)를 산출한다. 감산기(333)는 상기 산출된 전샘플 차(산출 전샘플 에러)를 산출기(337)에 통보한다. 산출기(337)는 전샘플 차(전샘플 에러)의 제곱을 산출한다.
가산기(341)는 산출기(335,336,337)를 통하여 상기 후샘플 차(후샘플 에러)의 제곱, 중간샘플 차(중간샘플 에러)의 제곱, 및 전샘플 차(에러)의 제곱을 통보받는다. 매 샘플간격마다, 가산기(341)는 상기 후샘플 차(후샘플 에러) 제곱, 중간샘플 차(중간샘플 에러) 제곱, 및 전샘플 차(전샘플 에러) 제곱의 합을 산출한다. 그 산출된 합은 상기 산출된 상관전력들과, 상기 3개 연속적 샘플(전샘플, 중간샘플 및 후샘플)별 보정후 기준 상관전력들 사이의 합성에러에 해당한다. 매 샘플간격마다, 상기 가산기(341)는, 합성에러를 나타내는 데이터피스를 생성 및 출력한다.
상기 지연소자(302, 304, 306), 승산기(308, 309, 310), 메모리(311), 가산기 (318) , 승산기 (320, 323, 325, 327) , 감산기 (329, 331, 333), 산출기 (335, 336, 337), 및 상기 에러검출회로(45C)내 가산기(341)는 상호 협력하여 다음 식에 따라상기 합성에러 "e(t)"를 산출한다.
여기서, "n"은 각각의 3개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 3개 연속적 샘플별 산출 상관전력들을 나타내며; "y(n)"은 3개 연속적 샘플별 기준 상관전력들을 나타내고: 또한 "a"는 앞서의 식(8)에 의해 주어진 보정계수를 나타낸다.
에러검출회로(45C)에는상기결정회로(42C)가이어진다.결정회로(42C)의 입력측은 상기 에러검출회로(45C)내 가산기(341)의 출력측에 연결되어 있다. 매 샘플 간격마다, 상기 결정회로(42C)는 합성에러를 나타내는, 상기 가산기(341)로부터의 출력 데이터피스를 수신한다. 결정회로(42C)는 또한 비교기를 포함한다. 매 샘플간격마다, 결정회로(42C)내 상기 비교기는 합성에러가 일정 임계값보다 큰지 어떤지를 결정한다. 합성에러가 상기 임계값 이하이면, 결정회로(42C)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 일치를 나타내는 신호 "1"을 출력한다. 반면, 합성신호가 임계값보다 큰 경우, 결정회로(42C)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 불일치를 나타내는 신호 "0"을 출력한다.
상기 결정회로(42C)의 출력신호는, 심볼 클록신호(심볼 타이밍신호)를 발생시키기 위한 신호발생기(도시하지 않음)로 공급된다. 신호발생기는, 상기 결정회로(42C)측 출력신호에 응답하여, 발생하는 심볼 클록신호의 위상을 제어함으로써 수신신호와 동기화시킨다.
보정계수 "a"는 다음과 같이 결정한다. 먼저, 앞서의 식(9)에 의해 주어진 합성에러 "e(t)"를 상기 값 "a"에 대해 미분한다. 이어서, 미분 결과값을 0으로 설정한다. 즉, 상기 보정계수 "a"는 다음 관계식에 의해 결정된다.
이 관계식으로부터 앞서의 식(8)을 구할 수 있다.
상기 보정계수 "a"를 통한 기준 상관전력의 보정은, 예컨대 수신되는 무선신호의 페이딩(fading)에 의해 야기될 수 있는, 산출 상관전력상의 변화를 보상하는 역할을 한다.
상기 에러검출회로(45C)를, 4개 이상의 단계를 갖는 하나의 버젼으로 변형할 수도 있음을 주목할 필요가 있다. 이 경우, 에러검출회로(45C)는 다음 식에 따라 상기 합성에러를 산출한다.
여기서, "n"은 각각의 "N"개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "N"은 상기 단계수에 해당하는 4 이상의 일정 자연수를 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 "N"개 연속적 샘플별 산출 상관전력을 나타내며; "y(n)"은 "N"개 연속적 샘플별 기준 상관전력을 나타내고; 또한 "a"는 다음 식으로 주어지는 보정계수를 나타낸다.
[제5 실시예]
본 발명의 제5 실시예는, 제1도상의 결정회로(42) 및 에러검출회로(45)를 결정회로(42D) 및 에러검출회로(45D)로 치환한 점을 제외하면, 상기 도 1에 있어서의 실시예와 유사하다.
도 9에 나타낸 바와 같이, 상기 에러검출회로(45D)는 지연소자 또는 D형 플립플롭(402,404,406), 승산기(408,409,410), 메모리(411), 가산기(418), 산출기 (420), 승산기(422), 산출기(424), 지연소자 또는 D형 플립플롭(426, 428, 430), 가산기(432) 및 감산기(434)를 포함한다.
상기 지연소자(402)의 입력측은 상기 상관회로(44)(제1도 참조)내 산출기(16)의 출력측에 연결되어 있다. 지연소자(402)의 출력측은 상기 지연소자(404)의 입력측에 연결된다. 지연소자(402)의 출력측은 또한 상기 승산기(408)의 제1 입력측에 연결되어 있다. 또한, 상기 지연소자(402)의 출력측은 상기 산출기(424)의 입력측에 연결된다. 지연소자(404)의 출력측은 지연소자(406)의 입력측으로 연결된다. 지연소자(404)의 출력측은 또한 승산기(409)의 제1 입력측에 연결되어 있다. 상기 지연소자(406)의 출력측은 승산기(410)의 제1 입력측에 연결된다. 상기 승산기(408, 409, 410)의 제2 입력측들은 상기 메모리(411)로 연결된다. 승산기(408)의 출력측은 상기 가산기(418)의 제1 입력측에 연결되어 있다. 승산기(409)의 출력측은 가산기(418)의 제2 입력측에 연결된다. 승산기(410)의 출력측은 가산기(418)의 제3 입력측으로 연결된다. 가산기(418)의 출력측은 상기 산출기(420)의 입력측에 연결되어 있다. 산출기(420)의 출력측은 상기 승산기(422)의 제1 입력측에 연결된다. 승산기(422)의 제2 입력측은 상기 메모리(311)로 연결된다. 승산기(422)의 출력측은 상기 감산기(434)의 제1 입력측에 연결되어 있다. 산출기(424)의 출력측은 상기 지연소자(426)의 입력측에 연결된다. 지연소자 (426)의 출력측은 상기 지연소자(428)의 입력측으로 연결된다. 지연소자(426)의 출력측은 또한 상기 가산기(432)의 제1 입력측에 연결되어 있다. 지연소자(428)의 출력측은 상기 지연소자(430)의 입력측에 연결된다. 지연소자(428)의 출력측은 또한 상기 가산기(432)의 제2 입력측으로 연결된다. 지연소자(430)의 출력측은 가산기(432)의 제3 입력측에 연결된다. 가산기(432)의 출력측은 상기 감산기(434)의 제2 입력측에 연결되어 있다. 감산기(434)의 출력측에는 상기 결정회로(42D)가 이어진다.
승산기(410)는 상기 지연소자(406)로부터의 출력신호를 수신한다. 승산기(410)는 또한 상기 전샘플 기준 상관전력을 나타내는, 상기 메모리(411)로부터의 기준신호를 수신한다. 상기 승산기(410)는, 지연소자(406)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 전샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(410)는 상기 산출된 전샘플 곱을 가산기(418)에 통보한다.
가산기(418)는 상기 후샘플 곱, 중간샘플 곱 및 전샘플 곱의 합을 산출한다. 가산기(418)는 상기 산출된 곱합을 산출기(420)에 통보한다. 산출기(420)는 곱합의 제곱을 계산한다. 산출기(420)는 그 계산된 곱합 제곱을 상기 승산기(422)에 통보한다.
상기 메모리(411)는 3개 연속적 샘플별 기준 상관전력 제곱합의 역수를 나타내는 기준신호를 저장한다. 앞서 언급한 바와 같이, 상기 기준 상관전력 제곱들은, 일정 양호한 수신조건 또는 이상적 수신조건하에서 얻을 수 있는 산출 상관전력 제곱과 일치하도록 미리 정해져 있다. 메모리(411)는 상기 기준 상관전력 제곱합의 역수를 승산기(422)에 통보한다.
승산기(422)는 산출기(420)의 출력신호로 표시되는 상기 곱합 제곱과, 메모리(411)의 출력신호로 표시되는 상기 기준 상관전력 제곱합의 역수 사이의 곱(승산값)을 산출한다. 상기 승산기(422)에 의해 산출되는 곱 "Pt"는 다음과 같이 표시된다.
여기서, "n"은 각각의 3개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 3개 연속적 샘플별 산출 상관전력들을 나타내고; 또한 "y(n)"은 3개 연속적 샘플별 기준 상관전력들을 나타낸다. 승산기(422)는 상기 산출된 곱 "Pt"를 나타내는 신호를 출력한다.
산출기(424)는 상기 지연소자(402)로부터의 출력 데이터를 수신한다. 산출기(424)는 지연소자(402)로부터의 출력 데이터로 표시되는 상기 산출 상관전력의 제곱을 계산한다. 산출기(424)는 또한 상기 산출된 상관전력 제곱을 나타내는, 상기 지연소자(426)으로의 데이터를 출력한다.
상기 지연소자(426,428,430)는, 산출기(424)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 3단 시프트 레지스터를 구성한다. 산출기(424)로부터의 출력 데이터는 상기 각각의 지연소자(426,428,430)에 의한 1-샘플 지연을 받으면서 상기 3단 시프트 레지스터를 거쳐 전파된다. 지연소자(426)로부터 출력된 데이터는 상기 산출기(424)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 상기 지연소자(428)로부터 출력된 데이터는 지연소자(426)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 따라서, 지연소자(428)로부터의 출력 데이터는, 지연소자 (426)로 부터의 출력 데이터로 표시되는 상기 산출 상관전력 제곱에 관한 샘플 바로 앞 샘플에 해당하는 산출 상관전력 제곱을 나타낸다.
상기 지연소자(430)로부터 출력된 데이터는 지연소자(426)로부터의 출력 데이터를 2-샘플 시간간격 앞선다. 따라서, 지연소자(430)로부터의 출력 데이터는, 상기 지연소자(426)로부터의 출력 데이터로 표시되는 산출 상관전력 제곱에 관한 샘플보다 2번째 앞선 샘플에 해당하는 산출 상관전력 제곱을 나타낸다. 가산기(432)는 3개 연속적 샘플별 상기 산출 상관전력 제곱을 나타내는, 상기 지연소자(426)로부터의 출력 데이터, 지연소자(428)로부터의 출력 데이터, 및 지연소자(430)로부터의 출력 데이터를 수신한다. 상기 가산기(432)는 또한 상기 계산된 상관전력 제곱들의 합을 산출한다. 가산기(432)는 그 산출된 상관전력 제곱 합을 나타내는 신호를 출력한다.
가산기(434)는 상기 곱 "Pt"를 나타내는, 상기 승산기(422)로부터의 출력신호를 수신한다. 감산기(434)는 또한 상기 상관전력 제곱 합을 나타내는, 상기 가산기(432)로부터의 출력신호를 수신한다. 감산기(434)는 상기 상관전력 제곱 합으로 부터 상기 곱 "Pt"를 감산한다. 이 감산의 결과값이 합성에러에 해당한다. 매 샘플 간격마다, 감산기(434)는 상기 합성에러를 나타내는 데이터 피스를 생성 및 출력한다.
상기 지연소자(402, 404, 406), 승산기(408, 409, 410), 메모리(411), 가산기(418), 산출기(420), 승산기(422), 산출기(424), 지 연소자(426, 428, 430), 가산기(432), 및 상기 에러검출회로(45D)내 감산기(434)는 상호 협력하여 다음 식에 따라 상기 합성에러 "e(t)"를 산출한다.
여기서, "n"은 각각의 3개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 3개 연속적 샘플별 산출 상관전력들을 나타내며; "y(n)"은 3개 연속적 샘플별 기준 상관전력들을 나타내며; "a"는 앞서의 식(8)에 의해 주어진 보정계수를 나타내고; 또한 "Pt"는 앞서의 식(13)으로 주어진 값을 나타낸다.
에러검출회로(45D)에는 상기결정회로(42D)가 이어진다. 결정회로(42D)의 입력측은 상기 에러검출회로(45D)내 감산기(434)의 출력측에 연결되어 있다. 매 샘플 간격마다, 상기 결정회로(42D)는 합성에러를 나타내는, 상기 감산기(343)로부터의 출력 데이터피스를 수신한다. 결정회로(42D)는 또한 비교기를 포함한다. 매 샘플간격마다, 결정회로(42D)내 상기 비교기는 합성에러가 일정 임계값보다 큰지 어떤지를 결정한다. 합성에러가 상기 임계값 이하이면, 결정회로(42D)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 일치를 나타내는 신호 "1"을 출력한다. 반면, 합성신호가 임계값보다 큰 경우, 결정회로(42D)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 불일치를 나타내는 신호 "이을 출력한다.
상기 결정회로(42D)의 출력신호는, 심볼 클록신호(심볼 타이밍신호)를 발생시키기 위한 신호발생기(도시하지 않음)로 공급된다. 신호발생기는, 상기 결정회로(42D)측 출력신호에 응답하여, 발생하는 심볼 클록신호의 위상을 제어함으로써 수신신호와 동기화시킨다.
상기 에러검출회로(45D)를,4개 이상의 단계를 갖는 하나의 버젼으로 변형할수도 있음을 주목할 필요가 있다. 이 경우, 에러검출회로(45D)는 다음 식에 따라상기 합성에러를 산출한다.
여기서, "n"은 각각의 "N"개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "N"은 상기 단계수에 해당하는 4 이상의 일정 자연수를 나타내며; "T"는 1-샘플 시간간격을 나타내며; "(t+nT)"는 "N"개 연속적 샘플별 산출 상관전력을 나타내고; 또한 y(n)"은 "N"개 연속적 샘플별 기준 상관전력을 나타낸다.
[제6 실시예]
본 발명의 제6 실시예는, 도 1상의 결정회로(42) 및 에러검출회로(45)를 결정회로(42E) 및 에러검출회로(45E)로 치환한 점을 제외하면, 상기 도 1에 있어서의 실시예와 유사하다.
도 10에 나타낸 바와 같이, 상기 에러검출회로(45E)는 지연소자 또는 D형 플립플롭(502, 504, 506), 승산기(508, 509,510), 메모리(511), 가산기(518), 산출기(520, 522), 지연소자 또는 D형 플립플롭(524, 526, 528), 가산기(530), 및 감산기(532)를 포함한다.
상기 지연소자(502)의 입력측은 상기 상관회로(44)(제1도 참조)내 산출기(16)의 출력측에 연결되어 있다. 지연소자(502)의 출력측은 상기 지연소자(504)의 입력측에 연결된다. 지연소자(502)의 출력측은 또한 상기 승산기(508)의 제1 입력측에 연결되어 있다. 또한, 상기 지연소자(502)의 출력측은 상기 산출기(522)의 입력측에 연결된다. 지연소자(504)의 출력측은 지연소자(506)의 입력측으로 연결된다. 지연소자(504)의 출력측은 또한 승산기(509)의 제1 입력측에 연결되어 있다. 상기 지연소자(506)의 출력측은 승산기(510)의 제1 입력측에 연결된다. 상기 승산기(508, 509, 510)의 제2 입력측들은 상기 메모리(511)로 연결된다. 승산기(508)의 출력측은 상기 가산기 (518)의 제1 입력측에 연결되어 있다. 승산기(509)의 출력측은 가산기(518)의 제2 입력측에 연결된다. 승산기(510)의 출력측은 가산기(518)의 제3 입력측으로 연결된다. 가산기(518)의 출력측은 상기 산출기(520)의 입력측에 연결되어 있다. 산출기(520)의 출력측은 상기 감산기(532)의 제1 입력측에 연결된다.
산출기(522)의 출력측은 상기 지연소자(524)의 입력측에 연결된다. 지연소자(524)의 출력측은 상기 지연소자(526)의 입력측으로 연결된다. 지연소자(524)의 출력측은 또한 상기 가산기(530)의 제1 입력측에 연결되어 있다. 지연소자(526)의 출력측은 상기 지연소자(528)의 입력측에 연결된다. 지연소자(526)의 출력측은 또한 상기 가산기(530))의 제2 입력측으로 연결된다. 지연소자(528)의 출력측은 가산기(530)의 제3 입력측에 연결된다. 가산기(530)의 출력측은 상기 감산기(532)의 제2 입력측에 연결되어 있다. 감산기(532)의 출력측에는 상기 결정회로(42E)가 이어진다.
상기 지연소자(502,504,506)는, 상기 상관회로(44)(도 1 참조)내 산출기(16)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 3단 시프트 레지스터를 구성한다. 상기 산출기(16)로부터의 출력 데이터는 상기 각각의 지연소자(502, 504, 506)에 의한 1-샘플 지연을 받으면서 상기 3단 시프트 레지스터를 거쳐 전파된다. 지연소자(502)로부터 출력된 데이터는 상기 산출기(16)로부터의 출력 데이터 보다 1-샘플 시간간격 앞선다. 상기 지연소자(504)로부터 출력된 데이터는 지연소자(502)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 따라서, 지연소자(504)로부터의 출력 데이터는, 상기 지연소자(502)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플 바로 앞 샘플에 해당하는 산출 상관전력을 나타낸다.
상기 지연소자(506)로부터 출력된 데이터는 지연소자(502)로부터의 출력 데이터를 2-샘플 시간간격 앞선다. 따라서, 지연소자(506)로부터의 출력 데이터는, 지연소자 (502)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플보다 2번째 앞선 샘플에 해당하는 산출 상관전력을 나타낸다.
상기 메모리(511)는 3개의 인속적 샘플(전, 중간 및 후샘플)별 기준 상관전력을 나타내는 기준신호들을 저장한다. 이들 기준 상관전력은 일정 양호한 수신조건 또는 이상적 수신조건하에서 얻을 수 있는 산출 상관전력과 일치하도록 미리 정해져 있다.
승산기(508)는 지연소자(502)로부터의 출력 데이터를 수신한다. 승산기(508)는 또한 후샘플 기준 상관전력을 나타내는, 상기 메모리(511)로부터의 기준신호를 수신한다. 상기 승산기(508)는, 상기 지연소자(502)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 후샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(508)는 상기 산출된 후샘플 곱을 가산기(518)에 통보한다.
승산기(509)는 지연소자(504)로부터의 출력 데이터를 수신한다. 승산기(509)는 또한 상기 중간샘플 기준 상관전력을 나타내는, 상기 메모리(511)로부터의 기준신호를 수신한다. 상기 승산기(509)는, 상기 지연소자(504)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 중간샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(509)는 상기 산출된 중간샘플 곱을 가산기(518)에 통보한다.
승산기(510)는 상기 지연소자(506)로부터의 출력신호를 수신한다. 승산기(510)는 또한 상기 전샘플 기준 상관전력을 나타내는, 상기 메모리(511)로부터의 기준신호를 수신한다. 상기 승산기(510)는, 지연소자(506)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 전샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(510)는 상기 산출된 전샘플 곱을 가산기(518)에 통보한다.
가산기(518)는 상기 후샘플 곱, 중간샘플 곱 및 전샘플 곱의 합을 산출한다. 가산기(518)는 상기 산출된 곱합을 산출기(520)에 통보한다. 산출기(520)는 곱합의 제곱을 계산한다. 산출기(520)는 그 계산된 곱합 제곱을 나타내는 신호를 출력한다.
산출기(522)는, 상기 지연소자(502)로부터의 출력 데이터를 수신한다. 산출기(522)는 또한, 지연소자(502)로부터의 출력 데이터로 표시되는 상기 산출 상관전력의 제곱을 계산한다. 산출기(522)는 그 계산된 상관전력 제곱을 나타내는, 상기지연소자(504)로의 데이터를 출력한다.
상기 지연소자(524,526,528)는, 산출기(522)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 3단 시프트 레지스터를 구성한다. 산출기(522)로부터의 출력 데이터는 상기 각각의 지연소자(524,526,528)에 의한 1-샘플 지연을 받으면서상기 3단 시프트 레지스터를 거쳐 전파된다. 지연소자(524)로부터 출력된 데이터는 상기 산출기(522)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 상기 지연소자(526)로부터 출력된 데이터는 지연소자(524)로부터의 출력 데이터를 1-샘플 시간 간격보다 앞선다. 따라서, 지연소자(526)로부터의 출력 데이터는, 지연소자 (524)로부터의 출력 데이터로 표시되는 상기 산출 상관전력 제곱에 관한 샘플 바로 앞샘플에 해당하는 산출 상관전력 제곱을 나타낸다.
상기 지연소자(528)로부터 출력된 데이터는 지연소자(524)로부터의 출력 데이터를 2-샘플 시간간격 앞선다. 따라서, 지연소자(528)로부터의 출력 데이터는, 상기 지연소자(524)로부터의 출력 데이터로 표시되는 산출 상관전력 제곱에 관한 샘플보다 2번째 앞선 샘플에 해당하는 산출 상관전력 제곱을 나타낸다. 가산기(530)는 3개 연속적 샘플별 상기 산출 상관전력 제곱을 나타내는, 상기 지연소자(524)로부터의 출력 데이터, 지연소자(526)로부터의 출력 데이터, 및 지연소자(528)로부터의 출력 데이터를 수신한다. 상기 가산기(530)는 또한 상기 계산된 상관전력 제곱들의 합을 산출한다. 가산기(530)는 그 산출된 상관전력 제곱 합을 나타내는 신호를 출력한다.
감산기(532)는 상기 곱합의 제곱을 나타내는, 산출기(520)로부터의 출력신호를 수신한다. 감산기(532)는 또한 상기 상관전력 제곱의 합을 나타내는, 가산기(530)로부터의 출력신호를 수신한다. 감산기(532)는 상기 상관전력 제곱 합으로부터 상기 곱 합의 제곱을 감산한다. 이 감산의 결과값이 합성에러에 해당한다. 매 샘플간격마다, 감산기(532)는 상기 합성에러를 나타내는 데이터 피스를 생성 및 출력한다.
상기 지연소자(502, 504, 506), 승산기(508, 509, 510), 메모리(511), 가산기(518), 산출기(520, 522), 지연소자(524, 526, 528), 가산기(530), 및 상기 에러검출회로(45E)내 감산기(532)는 상호 협력하여 다음 식에 따라 상기 합성에러 "e(t)"를 산출한다.
여기서, "n"은 각각의 3개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 3개 연속적 샘플별 산출 상관전력을 나타내고; 또한 "y(n)"은 3개 연속적 샘플별 기준 상관전력들을 나타낸다.
에러검출회로(45E)에는 상기 결정회로(45E)가 이어진다. 결정회로(45E)의 입력측은 상기 에러검출회로(45E)내 감산기(532)의 출력측에 연결되어 있다. 매 샘플간격마다, 상기 결정회로(42E)는 합성에러를 나타내는, 상기 감산기(532)로부터의 출력 데이터피스를 수신한다. 결정회로(42E)는 또한 비교기를 포함한다. 매 샘플간격마다, 결정회로(42E)내 상기 비교기는 합성에러가 일정 임계값보다 큰지 어떤지를 결정한다. 합성에러가 상기 임계값 이하이면, 결정회로(42E)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 일치를 나타내는 신호 "1"을 출력한다. 반면, 합성신호가 임계값보다 큰 경우, 결정회로(42E)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 불일치를 나타내는 신호 "0"을 출력한다.
상기 결정회로(42E)의 출력신호는, 심볼 클록신호(심볼 타이밍신호)를 발생시키기 위한 신호발생기(도시하지 않음)로 공급된다. 신호발생기는, 상기 결정회로 (42E)측 출력신호에 응답하여, 발생하는 심볼 클록신호의 위상을 제어함으로써 수신신호와 동기화시킨다.
상기 에러검출회로(45E)를,4개 이상의 단계를 갖는 하나의 버젼으로 변형할 수도 있음을 주목할 필요가 있다. 이 경우, 에러검출회로(45E)는 다음 식에 따라 상기 합성에러를 산출한다.
여기서, "n"은 각각의 "N"개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "N"은 상기 단계수에 해당하는 4 이상의 일정 자연수를 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 "N"개 연속적 샘플별 산출 상관전력을 나타내고; 또한 "y(n)"은 "N"개 연속적 샘플별 기준 상관전력을 나타낸다.
[제7 실시예]
본 발명의 제7 실시예는, 도 1상의 결정회로(42) 및 에러검출회로(45)를 결정회로(42F) 및 에러검출회로(45F)로 치환한 점을 제외하면, 상기 도 1에 있어서의 실시예와 유사하다.
도11 에 나타낸 바와 같이, 상기 에러검출회로(45F)는 지연소자 또는 D형 플립플롭(602, 604, 606), 승산기(608, 609, 610), 메모리(611), 가산기(618), 산출기(620), 승산기(622), 산출기(625), 지연소자 또는 D형 플립플롭(627, 629, 631, 633), 산출기(635), 지연소자 또는 D형 플립플롭(637), 및 감산기(639)를 포함한다.
상기 지연소자(602)의 입력측은 상기 상관회로(44)(도 1 참조)내 산출기(16)의 출력측에 연결되어 있다. 지연소자(602)의 출력측은 상기 지연소자(604)의 입력측에 연결된다. 지연소자(602)의 출력측은 또한 상기 승산기(608)의 제1 입력측에 연결되어 있다. 또한, 상기 지연소자(602)의 출력측은 상기 산출기(625)의 입력측에 연결된다. 지연소자(604)의 출력측은 지연소자(606)의 입력측으로 연결된다. 지연소자(604)의 출력측은 또한 승산기(609)의 제1 입력측에 연결되어 있다. 상기 지연소자(606)의 출력측은 승산기(610)의 제1 입력측에 연결된다. 상기 승산기(608, 609, 610)의 제2 입력측들은 상기 메모리(611)로 연결된다. 승산기(608)의 출력측은 상기 가산기(618)의 제1 입력측에 연결되어 있다. 승산기(609)의 출력측은 가산기(618)의 제2 입력측에 연결된다. 승산기(610)의 출력측은 가산기(618)의 제3 입력측으로 연결된다. 가산기(618)의 출력측은 상기 산출기(620)의 입력측에 연결되어 있다. 산출기(620)의 출력측은 상기 승산기(622)의 제1 입력측에 연결된다. 승산기(622)의 제2 입력측은 상기 메모리(611)로 연결된다. 승산기(622)의 출력측은 상기 감산기(639)의 제1 입력측에 연결된다.
산출기(625)의 출력측은 상기 지연소자(627)의 입럭측에 연결되어 있다. 지연소자(627)의 출력측은 상기 지연소자(629)의 입력측으로 연결된다. 지연소자(627)의 출력측은 또한 상기 산출기(635)의 제1 입력측에 연결되어 있다. 지연소자(629)의 출력측은 상기 지연소자(631)의 입력측에 연결된다. 지연소자(631)의 출력측은 상기 지연소자(633)의 입력측으로 연결된다. 지연소자(633)의 출력측은 산출기(635)의 제2 입력측에 연결된다. 산출기(635)의 출력측은 상기 감산기(639)의제2 입력측으로 연결된다. 산출기(635)의 출력측은 또한 상기 지연소자(637)의 입력측에 연결되어 있다. 지연소자(637)의 출력측은 산출기(635)의 제3 입력측에 연결된다. 즉, 이들 산출기(635) 및 지연소자(637)는 조합을 이룸으로써 하나의 피드백 루프를 구성한다. 감산기(639)의 출력측에는 결정회로(42F)가 이어진다.
상기 지연소자(602,604,606)는, 상기 상관회로(44)(도 1 참조)내 산출기(16)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 3단 시프트 레지스터를구성한다. 상기 산출기(16)로부터의 출력 데이터는 상기 각각의 지연소자(602,604,606)에 의한 1-샘플 지연을 받으면서 상기 3단 시프트 레지스터를 거쳐 전파된다. 지연소자(602)로부터 출력된 데이터는 상기 산출기(16)로부터의 출력 데이터 보다 1-샘플 시간간격 앞선다. 상기 지연소자(604)로부터 출력된 데이터는 지연소자(602)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 따라서, 지연소자(604)로부터의 출력 데이터는, 상기 지연소자(602)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플 바로 앞 샘플에 해당하는 산출 상관전력을 나타낸다.
상기 지연소자(606)로부터 출력된 데이터는 지연소자(602)로부터의 출력 데이터를 2-샘플 시간간격 앞선다. 따라서, 지연소자(606)로부터의 출력데이터는, 지연소자(602)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플보다 2번째 앞선 샘플에 해당하는 산출 상관전력을 나타낸다.
상기 메모리(611)는 3개의 연속적 샘플(전, 중간 및 후샘플)별 기준 상관전력을 나타내는 기준신호들을 저장한다. 이들 기준 상관전력은 일정 양호한 수신조건 또는 이상적 수신조건하에서 얻을 수 있는 산출 상관전력과 일치하도록 미리 정해져 있다.
승산기(608)는 지 연소자(602)로부터의 출력 데이터를 수신한다. 승산기(608)는 또한 후샘플 기준 상관전력을 나타내는, 상기 메모리(611)로부터의 기준신호를 수신한다. 상기 승산기(608)는, 상기 지연소자(602)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 후샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(608)는 상기 산출된 후샘플 곱을 가산기(618)에 통보한다.
승산기(609)는 지 연소자(604)로부터 의 출력 데이터를 수신한다. 승산기(609)는 또한 상기 중간샘플 기준 상관전력을 나타내는, 상기 메모리(611)로부터의 기준신호를 수신한다. 상기 승산기(609)는, 상기 지연소자(604)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 중간샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(609)는 상기 산출된 중간샘플 곱을 가산기(618)에 통보한다.
승산기(610)는 상기 지연소자(606)로부터의 출력신호를 수신한다. 승산기(610)는 또한 상기 전샘플 기준 상관전력을 나타내는, 상기 메모리(611)로부터의 기준신호를 수신한다. 상기 승산기(610)는, 지연소자(606)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 전샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(610)는 상기 산출된 전샘플 곱을 가산기(618)에 통보한다.
가산기(618)는 상기 후샘플 곱, 중간샘플 곱 및 전샘플 곱의 합을 산출한다. 가산기(618)는 상기 산출된 곱합을 산출기(620)에 통보한다. 산출기(620)는 곱합의 제곱을 계산한다. 산출기(620)는 그 계산된 곱합 제곱을 나타내는 신호를 출력한다.
상기 메모리(611)는 3개 연속적 샘플별 기준 상관전력 제곱합의 역수를 나타내는 기준신호를 저장한다. 앞서 언급한 바와 같이, 상기 기준 상관전력 제곱들은, 일정 양호한 수신조건 또는 이상적 수신조건하에서 얻을 수 있는 산출 상관전력 제곱과 일치하도록 미리 정해져 있다. 메모리(611)는 상기 기준 상관전력 제곱합의 역수를 승산기(622)에 통보한다.
승산기(622)는 산출기(620)의 출력신호로 표시되는 상기 곱합 제곱과, 메모리(611)의 출력신호로 표시되는 상기 기준 상관전력 제곱합의 역수 사이의 곱(승산값)을 산출한다. 상기 승산기(622)에 의해 산출되는 곱 "Pt"는 앞서의 식(13)으로 표시된다. 승산기(622)는 상기 산출된 곱 "Pt"를 나타내는 신호를 출력한다.
산출기(625)는 상기 지연소자(602)로부터의 출력신호를 수신한다. 산출기(625)는 또한, 지연소자(602)로부터의 출력 데이터로 표시되는 상기 산출 상관전력의 제곱을 계산한다. 산출기(625)는 상기 산출된 상관전력을 나타내는, 상기 지연소자(627)로의 데이터를 출력한다.
상기 지연소자(627,629,631,633)는, 산출기(625)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 4단 시프트 레지스터를 구성한다. 산출기(625)로부터의 출력 데이터는 상기 각각의 지연소자(627,629,631,633)에 의한 1-샘플 지연을 받으면서 상기 4단 시프트 레지스터를 거쳐 전파된다. 지연소자(627)로부터 출력된 데이터는 상기 산출기(625)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 상기 지연소자(633)로부터 출력된 데이터는 지연소자(627)로부터의 출력 데이터보다 3-샘플 시간간격 앞선다. 따라서, 지연소자(633)로부터의 출력 데이터는,지연소자(627)로부터의 출력 데이터로 표시되는 상기 산출 상관전력 제곱에 관한 샘플보다 3번째 앞선 샘플에 해당하는 산출 상관전력 제곱을 나타낸다. 산출기(635)는 상기 지연소자(627)로부터의 출력 데이터, 지연소자(633)로부터의 출력 데이터, 및 지연소자(637)로부터의 출력 데이터를 수신한다. 산출기(635)는 상기 지연소자(627)로부터의 출력데이터, 지연소자(633)로부터의 출력 데이터, 및 지연소자(637)로부터의 출력 데이터에 응답하여 3개 연속적 샘플별 상관전력 제곱들의 합을 계산한다. 상기 산출기(635)는 그 산출된 상관전력 제곱합을 나타내는 데이터를출력 한다.
산출기(635)로부터의 출력 데이터는,1-샘플 지연을 제공하는 상기 지연소자(237)를 경유하여 다시 그 입력측으로 복귀한다. 산출기(635)는, 상기 지연소자(633)의 출력신호로 표시된 상관전력 제곱을, 지연소자(637)의 출력신호로 표시된 상기 바로 앞의 상관전력 제곱합으로부터 감산한다. 산출기(635)는 또한, 상기 지연소자(627)의 출력신호로 표시된 상관전력 제곱을, 앞서의 감산 결과값에 가산한다. 이 가산의 결과값은 3개의 연속적 샘플별 상관전력 제곱들의 현재상태 합에 해당한다. 상기 산출기(635)는 그 산출된 상관전력 제곱합을 나타내는 신호를 출력한다.
감산기(639)는 곱 "Pt"를 나타내는, 상기 승산기(622)로부터의 출력신호를 수신한다. 감산기(639)는 또한 상기 상관전력 제곱합을 나타내는, 산출기(635)로부터의 출력신호를 수신한다. 감산기(639)는 상관전력 제곱합으로부터 상기 곱 "Pt"를 감산한다. 이 감산의 결과값은 상기 합성에러에 해당한다. 매 샘플간격마다, 상기 감산기(639)는 합성에러를 나타내는 데이터피스를 출력한다.
상기 지연소자(602,604,606), 승산기(608,609,610), 메모리(611), 가산기 (618), 산출기 (620) , 승산기(622), 산출기 (625), 지연소자(627,629,631,633), 산출기(635), 지연소자(637), 및 상기 에러검출회로(45F)내 감산기(639)는 상호 협력하여, 앞서의 식(14)에 따라 합성에러 "e(t)"를 산출한다.
에러검출회로(45F)에는 상기 결정회로(42F)가 이어진다. 결정회로(42F)의 입력측은 상기 에러검출회로(45F)내 감산기(639)의 출력측에 연결되어 있다. 매 샘플 간격마다, 상기 결정회로(42F)는 합성에러를 나타내는, 상기 감산기(639)로부터의 출력 데이터피스를 수신한다. 결정회로(42F)는 또한 비교기를 포함한다. 매 샘플간격마다, 결정회로(42F)내 상기 비교기는 합성에러가 일정 임계값보다 큰지 어떤지를 결정한다. 합성에러가 상기 임계값 이하이면, 결정회로(42F)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 일치를 나타내는 신호 "1"을 출력한다. 반면, 합성신호가 임계값보다 큰 경우, 결정회로(42F)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 불일치를 나타내는 신호 "0"을 출력한다.
상기 결정회로(42F)의 출력신호는, 심볼 클록신호(심볼 타이밍신호)를 발생시키기 위한 신호발생기(도시하지 않음)로 공급된다. 신호발생기는, 상기 결정회로(42F)측 출력신호에 응답하여, 발생하는 심볼 클록신호의 위상을 제어함으로써 수신신호와 동기화시킨다.
상기 에러검출회로(45F)를,4개 이상의 단계를 갖는 하나의 버젼으로 변형할수도 있음을 주목할 필요가 있다. 이 경우, 에러검출회로(45F)는 앞서의 식(15) 및 (16)에 따라 상기 합성에러를 산출한다.
[제8 실시예]
본 발명의 제8 실시예는, 도 1상의 결정회로(42) 및 에러검출회로(45)를 결정회로(42G) 및 에러검출회로(45G)로 치환한 점을 제외하면, 상기 도 1에 있어서의 실시예와 유사하다.
도 12에 나타낸 바와 같이, 상기 에러검출회로(45G)는 지연소자 또는 D형 플립플롭(702, 704, 706), 승산기(708, 709, 710), 메모리(711), 가산기(718), 산출기(720, 722), 지연소자 또는 D형 플립플롭(724, 726, 728, 730), 산출기(732), 지연소자 또는 D형 플립플롭(734), 및 감산기(736)를 포함한다.
상기 지연소자(702)의 입력측은 상기 상관회로(44)(제1도 참조)내 산출기(16)의 출력측에 연결되어 있다. 지연소자(702)의 출력측은 상기 지연소자(704)의 입력측에 연결된다. 지연소자(702)의 출력측은 또한 상기 승산기(708)의 제1 입력측에 연결되어 있다. 또한, 상기 지연소자(702)의 출력측은 상기 산출기(722)의 입력측에 연결된다. 지연소자(704)의 출력측은 지연소자(706)의 입력측으로 연결된다. 지연소자(704)의 출력측은 또한 승산기(709)의 제1 입력측에 연결되어 있다. 상기 지연소자(706)의 출력측은 승산기(710)의 제1 입력측에 연결된다. 상기 승산기(708, 709, 710)의 제2 입력측들은 상기 메모리(711)로 연결된다. 승산기(708)의 출력측은 상기 가산기(718)의 제1 입력측에 연결되어 있다. 승산기(709)의 출력측은 가산기(718)의 제2 입력측에 연결된다. 승산기(710)의 출력측은 가산기(718)의 제3 입력측으로 연결된다. 가산기(718)의 출력측은 상기 산출기(720)의 입력측에 연결되어 있다. 산출기(720)의 출력측은 상기 감산기(736)의 제1 입력측에 연결된다.
산출기(722)의 출력측은 상기 지연소자(724)의 입력측에 연결되어 있다. 지연소자(724)의 출력측은 상기 지연소자(726)의 입력측으로 연결된다. 지연소자(724)의 출력측은 또한 상기 산출기(732)의 제1 입력측에 연결되어 있다. 지연소자(726)의 출력측은 상기 지연소자(728)의 입력측에 연결된다. 지연소자(728)의 출력측은 상기 지연소자(730)의 입력측으로 연결된다. 지연소자(730)의 출력측은 산출기(732)의 제2 입력측에 연결된다. 산출기(732)의 출력측은 상기 감산기(736)의 제2 입력측으로 연결된다. 산출기(732)의 출력측은 또한 상기 지연소자(734)의 입력측에 연결되어 있다. 지연소자(734)의 출력측은 산출기(732)의 제3 입력측에 연결된다. 즉, 이들 산출기(732) 및 지연소자(734)는 조합을 이룸으로써 하나의 피드백 루프를 구성한다. 감산기(736)의 출력측에는 결정회로(42G)가 이어진다.
상기 지연소자(702, 704, 706)는, 상기 상관회로(44)(도 1 참조)내 산출기(16)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 3단 시프트 레지스터를 구성한다. 상기 산출기(16)로부터의 출력 데이터는 상기 각각의 지연소자(702, 704, 706)에 의한 1-샘플 지연을 받으면서 상기 3단 시프트 레지스터를 거쳐 전파된다. 지연소자(702)로부터 출력된 데이터는 상기 산출기(16)로부터의 출력 데이터 보다 1-샘플 시간간격 앞선다. 상기 지연소자(704)로부터 출력된 데이터는 지연소자(702)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 따라서, 지연소자(704)로부터의 출력 데이터는, 상기 지연소자(702)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플 바로 앞 샘플에 해당하는 산출 상관전력을 나타낸다.
상기 지연소자(706)로부터 출력된 데이터는 지연소자(702)로부터의 출력 데이터를 2-샘플 시간간격 앞선다. 따라서, 지연소자(706)로부터의 출력 데이터는, 지연소자(702)로부터의 출력 데이터로 표시되는 산출 상관전력에 관한 샘플보다 2번째 앞선 샘플에 해당하는 산출 상관전력을 나타낸다.
상기 메모리(711)는 3개의 연속적 샘플(전, 중간 및 후샘플)별 기준 상관전력을 나타내는 기준신호들을 저장한다. 이들 기준 상관전력은 일정 양호한 수신조건 또는 이상적 수신조건하에서 얻을 수 있는 산출 상관전력과 일치하도록 미리 정해져 있다.
승산기(708)는 지연소자(702)로부터의 출력 데이터를 수신한다. 승산기(708)는 또한 후샘플 기준 상관전력을 나타내는, 상기 메모리(711)로부터의 기준신호를 수신한다. 상기 승산기(708)는, 상기 지연소자(702)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 후샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(708)는 상기 산출된 후샘플 곱을 가산기(718)에 통보한다.
승산기(709)는 지연소자(704)로부터 의 출력 데이터 를 수신한다. 승산기(709)는 또한 상기 중간샘플 기준 상관전력을 나타내는, 상기 메모리(711)로부터의 기준신호를 수신한다. 상기 승산기(709)는, 상기 지연소자(704)로부터의 출력 데이터로 표시되는 산출 상관전력과 상기 중간샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(709)는 상기 산출된 중간샘플 곱을 가산기(718)에 통보한다.
승산기(710)는 상기 지연소자(706)로부터의 출력신호를 수신한다. 승산기(710)은 또한 상기 전샘플 기준 상관전력을 나타내는, 상기 메모리(711)로부터의 기준신호를 수신한다. 상기 승산기(710)는 지연소자(706)로부터의 출력 데이터로 표시되는 산출 상관전력과, 상기 전샘플 기준 상관전력 사이의 곱(승산값)을 산출한다. 승산기(710)는 상기 산출된 전샘플 곱을 가산기(718)에 통보한다.
가산기(718)는 상기 후샘플 곱, 중간샘플 곱 및 전샘플 곱의 합을 산출한다. 가산기(718)는 상기 산출된 곱합을 산출기(720)에 통보한다. 산출기(720)는 곱합의 제곱을 계산한다. 산출기(720)는 그 계산된 곱합 제곱을 나타내는 신호를 출력한다.
산출기(722)는 상기 지연소자(702)로부터의 출력신호를 수신한다. 산출기(722)는 또한, 지연소자(702)로부터의 출력 데이터로 표시되는 상기 산출 상관전력의 제곱을 계산한다. 산출기(722)는 상기 산출된 상관전력 제곱을 나타내는, 상기 지연소자(724)로의 데이터를 출력한다.
상기 지연소자(724, 726, 728, 730)는, 산출기(722)로부터의 출력 데이터가 샘플 하나씩 차례로 저장되는 4단 시프트 레지스터를 구성한다. 산출기(722)로부터의 출력 데이터는 상기 각각의 지연소자(724, 726, 728, 730)에 의한 1-샘플 지연을 받으면서 상기 4단 시프트 레지스터를 거쳐 전파된다. 지연소자(724)로부터 출력된 데이터는 상기 산출기(722)로부터의 출력 데이터보다 1-샘플 시간간격 앞선다. 상기 지연소자(730)로부터 출력된 데이터는 지연소자(724)로부터의 출력 데이터보다 3-샘플 시간간격 앞선다. 따라서, 지연소자(730)로부터의 출력 데이터는, 지연소자(724)로부터의 출력 데이터로 표시되는 상기 산출 상관전력 제곱에 관한 샘플보다 3번째 앞선 샘플에 해당하는 산출 상관전력 제곱을 나타낸다. 산출기(732)는 상기 지연소자(724)로부터의 출력 데이터, 지연소자(730)로부터의 출력 데이터, 및 지연소자(734)로부터의 출력 데이터를 수신한다. 산출기(732)는 상기 지연소자(724)로부터의 출력데이터, 지연소자(730)로부터의 출력 데이터, 및 지연소자(734)로부터의 출력 데이터에 응답하여 3개 연속적 샘플별 상관전력 제곱들의 합을 계산한다. 상기 산출기(732)는 그 산출된 상관전력 제곱합을 나타내는 데이터를출력 한다.
산출기(732)로부터의 출력 데이터는, 1-샘플 지연을 제공하는 상기 지연소자(734)를 경유하여 다시 그 입력측으로 복귀한다. 산출기(732)는, 상기 지연소자(730)의 출력신호로 표시된 상관전력 제곱을, 지연소자(734)의 출력신호로 표시된 상기 바로 앞의 상관전력 제곱합으로부터 감산한다. 산출기(732)는 또한, 상기 지연소자(724)의 출력신호로 표시된 상관전력 제곱을, 앞서의 감산 결과값에 가산한다. 이 가산의 결과값은 3개의 연속적 샘플별 상관전력 제곱들의 현재상태 합에 해당한다. 상기 산출기(732)는 그 산출된 상관전력 제곱합을 나타내는 신호를 출력한다.
감산기(736)는 상기 곱합의 제곱을 나타내는, 산출기(720)로부터의 출력신호를 수신한다. 감산기(736)는 또한 상기 상관전력 제곱의 합을 나타내는, 산출기(732)로부터의 출력신호를 수신한다. 감산기(736)는 상기 상관전력 제곱합으로부터 상기 곱합의 제곱을 감산한다. 이 감산의 결과값은 합성에러에 해당한다. 매 샘플간격마다, 감산기(736)는 상기 합성에러를 나타내는 데이터피스를 생성 및출력 한다.
상기 지연소자(702, 704, 706), 승산기(708, 709, 710), 메모리(711), 가산기(718), 산출기(720, 722), 지연소자(724, 726, 728, 730), 산출기(732), 지연소자(734), 및 상기 에러검출회로(45G)내 감산기(736)는 상호 협력하여 앞서의 식(17),(18) 및 (19)에 따라 상기 합성에러 "e(t)"를 산출한다.
에러검출회로(45G)에는 상기 결정회로(42G)가 이어진다. 결정회로(42G)의 입력측은 상기 에러검출회로(45G)내 감산기(736)의 출력측에 연결되어 있다. 매 샘플간격마다, 상기 결정회로(42G)는 합성에러를 나타내는, 상기 감산기(736)로부터의출력 데이터피스를 수신한다. 결정회로(42G)는 또한 비교기를 포함한다. 매 샘플간격마다, 결정회로(42G)내 상기 비교기는 합성에러가 일정 임계값보다 큰지 어떤지를 결정한다. 합성에러가 상기 임계값 이하이면, 결정회로(42G)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 일치를 나타내는 신호 "1"을 출력한다. 반면, 합성신호가 임계값보다 큰 경우, 결정회로(42G)는, 상기 한쌍의 수신 동위상신호 및 수신 사각신호로 표시되는 심볼과, 상기 한쌍의 기준 동위상신호 및 기준 사각신호로 표시되는 일정 심볼 사이의 불일치를 나타내는 신호 "0"을 출력한다.
상기 결정회로(42G)의 출력신호는, 심볼 클록신호(심볼 타이밍신호)를 발생시키기 위한 신호발생기(도시하지 않음)로 공급된다. 신호발생기는, 상기 결정회로(42G)측 출력신호에 응답하여, 발생하는 심볼 클록신호의 위상을 제어함으로써 수신신호와 동기화시킨다.
상기 에러검출회로(45G)를,4개 이상의 단계를 갖는 하나의 버젼으로 변형할 수도 있음을 주목할 필요가 있다. 이 경우, 에러검출회로(45G)는 앞서의 식 (20), (21) 및 (22)에 따라 상기 합성에러를 구한다.
이상 설명한 바와 같이, 본 발명의 동기장치에 따르면, 디지털통신에 있어서의 높은 동기 정확도를 확보함으로써 통신관련 품질향상 효과를 얻을 수 있다.

Claims (14)

  1. 일정 신호를 발생시키는 제1 수단(11)과;
    수신된 신호와 상기 제1 수단에 의해 발생한 일정 신호 사이의 상관값을 검출하는 제2 수단(10,16)과;
    일정 상관기준을 발생시키는 제3 수단(24)과;
    상기 제2 수단에 의해 검출된 상관값과 상기 제3 수단에 의해 발생한 일정상관기준 사이의 오차를 산출하는 제4 수단(45, 18, 20, 22, 25, 26, 27, 34, 35, 36, 40)과;
    제4 수단에 의해 산출된 상기 오차를 일정 임계값과 비교하여 동기화 타이밍을 검출하는 제5 수단(42)을 포함한 것을 특징으로 하는 동기장치.
  2. 일정 신호를 발생시키는 제1 수단(11)과;
    수신된 신호와 상기 제1 수단에 의해 발생한 일정 신호 사이의 상관값을 검출하는 제2 수단(10, 16)과;
    적어제3도개인 일정수의 연속적 샘플에 대하여 일정 상관기준을 발생시키는 제3 수단(24)과;
    상기 제2 수단에 의해 검출된 상관값과, 상기 일정수의 연속적 샘플에 대하여 상기 제3 수단에 의해 발생한 일정 상관기준 사이의 오차를 산출하는 제4 수단(45, 18, 20, 22, 25, 26, 27, 34, 35, 36, 40)과;
    제4 수단에 의해 산출된 상기 오차를 일정 임계값과 비교하여 동기화 타이밍을 검출하는 제5 수단(42)을 포함한 것을 특징으로 하는 동기장치.
  3. 제2항에 있어서, 상기 제4 수단에 의해 산출되는 오차가 "e(t)"로 표시되며, 제4 수단은 다음식에 따라 그 오차를 산출하는 것을 특징으로 하는 동기장치.
    여기서, "n"은 각각의 "N"개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "N"은 상기 일정수를 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 상기 제2 수단에 의해 검출되는 상관값을 나타내고; 또한 "y(n)"은 상기 일정 상관기준을 나타냄.
  4. 제3항에 있어서, 상기 제4 수단은,
    검출된 상관값을 나타내는 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와;
    상기 제1 지연소자의 출력신호와 상기 일정 상관기준 "y(0)" 사이의 제1 차를 산출하는 제1 감산기와;
    상기 제2 지연소자의 출력신호와 상기 일정 상관기준 "y(1)" 사이의 제2 차를 산출하는 제2 감산기와;
    를 산출하는 제3 감산기와;
    상기 제1 감산기에 의해 산출된 제1 차의 제곱을 산출하는 제1 산출기와;
    상기 제2 감산기에 의해 산출된 제2 차의 제곱을 산출하는 제2 산출기와;
    상기 제3 감산기에 의해 산출된 제3 차의 제곱을 산출하는 제3 산출기와;
    상기 제1 산출기에 의해 산출된 제곱, 상기 제2 산출기에 의해 산출된 제곱, 및 상기 제3 산출기에 의해 산출된 제곱을 상기 오차 "e(t)"에 가산하는 가산기를 포함한 것을 특징으로 하는 동기장치.
  5. 제3항에 있어서, 상기 제4 수단은,
    검출된 상관값을 나타내는 상기 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와;
    상기 제1 지연소자의 출력신호와 상기 일정 상관기준 "y(0)"을 승산하는 제1 승산기와;
    상기 제2 지연소자의 출력신호와 상기 일정 상관기준 "y(1)"을 승산하는 제2 승산기와;
    상기 제3 지연소자의 출력신호와 상기 일정 상관기준 "y(2)"를 승산하는 제3 승산기와;
    이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 제1 가산기와;
    제1 가산기의 출력신호를 두배로 하는 제1 산출기와;
    상기 제1 지연소자의 출력신호를 제곱하는 제2 산출기와;
    제2 산출기의 출력신호를 제4 지연소자가 수신하는 한편 그 제4 지연소자에대해 제5 및 제6 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제4,제5 및 제6 지연소자와;
    이들 제4, 제5 및 제6 지연소자의 출력신호들을 가산하는 제2 가산기와;
    제2 가산기의 출력신호로부터 상기 제1 산출기의 출력신호를 감산하고, 그감산의 결과값과, 상기 일정 상관기준 "y(0)"의 제곱, 상기 일정 상관기준 "y(1)"의 제곱, 및 상기 일정 상관기준 "y(2)"의 제곱의 합을 가산하여 상기 오차 "e(t)"를 산출하는 제3 산출기를 포함한 것을 특징으로 하는 동기장치.
  6. 제3항에 있어서, 상기 제4 수단은,
    검출된 상관값을 나타내는 상기 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와;
    상기 제1 지연소자의 출력신호와 상기 일정 상관기준 "y(0)"을 승산하는 제1 승산기와;
    상기 제2 지연소자의 출력신호와 상기 일정 상관기준 "y(1)"을 승산하는 제2 승산기와;
    상기 제3 지연소자의 출력신호와 상기 일정 상관기준 "y(2)"를 승산하는 제3 승산기와;
    이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 가산기와;
    가산기의 출력신호를 두배로 하는 제1 산출기와;
    상기 제1 지연소자의 출력신호를 제곱하는 제2 산출기와;
    제2 산출기의 출력신호를 제4 지연소자가 수신하는 한편 그 제4 지연소자에 대해 제5, 제6 및 제7 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제4, 제5, 제6 및 제7 지연소자와;
    1-샘플 지연을 제공하는 제8 지연소자와;
    상기 제4 지연소자의 출력신호로부터 상기 제7 지연소자의 출력신호를 감산하고, 그 감산의 결과값과 상기 제8 지연소자의 출력신호를 가산하여 그 출력신호를 제8 지연소자로 공급하는 제3 산출기와;
    제3 산출기의 출력신호로부터 상기 제1 산출기의 출력신호를 감산하고, 그감산의 결과값과, 상기 일정 상관기준 "y(0)"의 제곱, 상기 일정 상관기준 "y(1)"의 제곱, 및 상기 일정 상관기준 "y(2)"의 제곱의 합을 가산하여 상기 오차 "e(t)"를 산출하는 제4 산출기를 포한한 것을 특징으로 하는 동기장치.
  7. 일정 신호를 발생시키는 제1 수단과;
    수신된 신호와 상기 제1 수단에 의해 발생한 일정 신호 사이의 상관값을 검
    출하는 제2 수단과;
    적어제3도개인 일정수의 연속적 샘플에 대하여 일정 상관기준을 발생시키는 제3 수단과;
    상기 제2 수단에 의해 검출된 상관값과 상기 제3 수단에 의해 발생한 일정 상관기준에 응답하여 보정계수를 결정하는 제4 수단과;
    상기 제3 수단에 의해 발생한 일정 상관기준을, 상기 제4 수단에 의해 결정된 보정계수에 응답하여 제2 상관기준으로 보정하는 제5 수단과;
    상기 제2 수단에 의해 검출된 상관과 상기 제5 수단에 의해 발생한 제2 상관 기준 사이의 오차를 산출하는 제6 수단과;
    제6 수단에 의해 산출된 상기 오차를 일정 임계값과 비교하여 동기화 타이밍을 검출하는 제7 수단을 포함한 것을 특징으로 하는 동기장치.
  8. 일정 신호를 발생시키는 제1 수단과;
    수신된 신호와 상기 제1 수단에 의해 발생한 일정 신호 사이의 상관값을 검출하는 제2 수단과;
    적어도 3개인 일정수의 연속적 샘플에 대하여 일정 상관기준을 발생시키는 제3 수단과;
    상기 제2 수단에 의해 검출된 상관값과 상기 제3 수단에 의해 발생한 일정 상관기준에 응답하여 보정계수를 결정하는 제4 수단과;
    상기 제3 수단에 의해 발생한 일정 상관기준을, 상기 제4 수단에 의해 결정된 보정계수에 응답하여 제2 상관기준으로 보정하는 제5 수단과;
    상기 제2 수단에 의해 검출된 상관과, 일정수의 연속적 샘플에 대하여 상기 제5 수단에 의해 발생한 제2 상관기준 사이의 오차를 산출하는 제6 수단과;
    제6 수단에 의해 산출된 상기 오차를 일정 임계값과 비교하여 동기화 타이밍을 검출하는 제7 수단을 포함한 것을 특징으로 하는 동기장치.
  9. 제8항에 있어서, 상기 제6 수단에 의해 산출되는 오차가 "e(t)"로 표시되며, 제4 수단은 다음식에 따라 그 오차를 산출하는 것을 특징으로 하는 동기장치.
    여기서, "n"은 각각의 "N"개 연속적 샘플에 해당하는 정수를 나타내며; "t"는 시간점을 나타내며; "N"은 상기 일정수를 나타내며; "T"는 1-샘플 시간간격을 나타내며; "x(t+nT)"는 상기 제2 수단에 의해 검출되는 상관값을 나타내며; "y(n)"은 상기 일정 상관기준을 나타내고; 또한 "a"는 상기 제4 수단에 의해 결정되는 보정계수를 나타냄.
  10. 제9항에 있어서, 상기 제4 수단, 제5 수단 및 제6 수단은,
    검출된 상관값을 나타내는 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와;
    상기 제1 지연소자의 출력신호와 일정 상관기준 "y(0)"를 승산하는 제1 승산기와;
    상기 제2 지연소자의 출력신호와 일정 상관기준 "y(1)"을 승산하는 제2 승산기와;
    상기 제3 지연소자의 출력신호와 일정 상관기준 "y(2)"를 승산하는 제3 승산기와;
    이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 제1 가산기와;
    상기 일정 상관기준 "y(0)"의 제곱, 상기 일정 상관기준 "y(1)"의 제곱, 및 상기 일정 상관기준 "y(2)"의 제곱의 합의 역수를 상기 제1 가산기의 출력신호와 승산하는 제4 승산기와;
    상기 일정 상관기준 "y(0)"와 상기 제4 상관기의 출력신호를 승산하는 제5 승산기와;
    상기 일정 상관기준 "y(1)"과 상기 제4 상관기의 출력신호를 승산하는 제6 승산기와;
    상기 일정 상관기준 "y(2)"와 상기 제4 상관기의 출력신호를 승산하는 제7 승산기와;
    상기 제1 지연소자의 출력신호와 상기 제5 승산기의 출력신호 사이의 제1 차를 산출하는 제1 감산기와;
    상기 제2 지연소자의 출력신호와 상기 제6 승산기의 출력신호 사이의 제2 차를 산출하는 제2 감산기와;
    상기 제3 지연소자의 출력신호와 상기 제7 승산기의 출력신호 사이의 제3 차를 산출하는 제3 감산기와;
    상기 제1 감산기에 의해 산출된 제1 차의 제곱을 산출하는 제1 산출기와;
    상기 제2 감산기에 의해 산출된 제2 차의 제곱을 산출하는 제2 산출기와;
    상기 제3 감산기에 의해 산출된 제3 차의 제곱을 산출하는 제3 산출기와;
    상기 제1 산출기에 의해 산출된 제곱, 상기 제2 산출기에 의해 산출된 제곱, 및 상기 제3 산출기에 의해 산출된 제곱을 상기 오차 "e(t)"에 가산하는 제2 가산기를 포함한 것을 특징으로 하는 동기장치.
  11. 제9항에 있어서, 상기 제4 수단, 제5 수단 및 제6 수단은,
    검출된 상관값을 나타내는 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와;
    상기 제1 지연소자의 출력신호와 일정 상관기준 "y(0)"를 승산하는 제1 승산기와;
    상기 제2 지연소자의 출력신호와 일정 상관기준 "y(1)"을 승산하는 제2 승산기와;
    상기 제3 지연소자의 출력신호와 일정 상관기준 "y(2)"를 승산하는 제3 승산기와;
    이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 제1 가산기와;
    제1 가산기의 출력신호를 제곱하는 제1 산출기와;
    상기 일정 상관기준 "y(0)"의 제곱, 상기 일정 상관기준 "y(1)"의 제곱, 및 상기 일정 상관기준 "y(2)"의 제곱의 합의 역수를 상기 제1 산출기의 출력신호와 승산하는 제4 승산기와;
    상기 제1 지연소자의 출력신호를 제곱하는 제2 산출기와;
    제2 산출기의 출력신호를 상기 제4 지연소자가 수신하는 한편 그 제4 지연소자에 대해 제5, 제6 및 제7 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제4, 제5, 제6 및 제7 지연소자와;
    상기 제4, 제5 및 제6 지연소자의 출력신호들을 가산하는 제2 가산기와;
    상기 제4 승산기의 출력신호와 상기 제2 가산기의 출력신호 사이의 차를 계산하여 상기 오차 "e(t)"를 산출하는 감산기를 포함한 것을 특징으로 하는 동기장치.
  12. 제9항에 있어서, 상기 제4 수단, 제5 수단 및 제6 수단은,
    검출된 상관값을 나타내는 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와;
    상기 제1 지연소자의 출력신호와 일정 상관기준 "y(0)"를 승산하는 제1 승산기와;
    상기 제2 지연소자의 출력신호와 일정 상관기준 "y(1)"을 승산하는 제2 승산기와;
    상기 제3 지연소자의 출력신호와 일정 상관기준 "y(2)"를 승산하는 제3 승산기와;
    이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 제1 가산기와;
    제1 가산기의 출력신호를 제곱하는 제1 산출기와;
    상기 제1 지연소자의 출력신호를 제곱하는 제2 산출기와;
    제2 산출기의 출력신호를 제4 지연소자가 수신하는 한편 그 제4 지연소자에 대해 제5 및 제6 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제4, 제5, 및 제6 지연소자와;
    이들 제4, 제5 및 제6 지연소자의 출력신호들을 가산하는 제2 가산기와;
    상기 제1 산출기의 출력신호와 상기 제2 가산기의 출력신호 사이의 차를 계산하여 상기 오차 "e(t)"를 산출하는 감산기를 포함한 것을 특징으로 하는 동기장치.
  13. 제9항에 있어서, 상기 제4, 제5 및 제6 수단은,
    검출된 상관값을 나타내는 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와;
    상기 제1 지연소자의 출력신호와 일정 상관기준 "y(0)"를 승산하는 제1 승산기와;
    상기 제2 지연소자의 출력신호와 일정 상관기준 "y(1)"을 승산하는 제2 승산기와;
    상기 제3 지연소자의 출력신호와 일정 상관기준 "y(2)"를 승산하는 제3 승산기와;
    이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 가산기와;
    가산기의 출력신호를 제곱하는 제1 산출기와;
    상기 일정 상관기준 "y(0)"의 제곱, 상기 일정 상관기준 "y(1) "의 제곱, 및 상기 일정 상관기준 "y(2)"의 제곱의 합의 역수를 상기 제1 산출기의 출력신호와 승산하는 제4 승산기와;
    상기 제1 지연소자의 출력신호를 제곱하는 제2 산출기와;
    제2 산출기의 출력신호를 제4 지연소자가 수신하는 한편 그 제4 지연소자에대해 제5, 제6 및 제7 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는제4, 제5, 제6 및 제7 지연소자와;
    1-샘플 지연을 제공하는 제8 지연소자와;
    상기 제4 지연소자의 출력신호로부터 상기 제7 지연소자의 출력신호를 감산하고, 그 감산의 결과값과 상기 제8 지연소자의 출력신호를 가산하여 그 출력신호를 제8 지연소자로 공급하는 제3 산출기와;
    상기 제4 승산기의 출력신호와 상기 제3 산출기의 출력신호 사이의 차를 계산하여 상기 오차 "e(t)"를 산출하는 감산기를 포함한 것을 특징으로 하는 동기장치.
  14. 제9항에 있어서, 상기 제4 수단, 제5 수단 및 제6 수단은,
    검출된 상관값을 나타내는 제2 수단의 출력신호를 제1 지연소자가 수신하는 한편 그 제1 지연소자에 대해 제2 및 제3 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제1, 제2 및 제3 지연소자와;
    상기 제1 지연소자의 출력신호와 일정 상관기준 "y(0)"를 승산하는 제1 승산기와;
    상기 제2 지연소자의 출력신호와 일정 상관기준 "y(1)"을 승산하는 제2 승산기와;
    상기 제3 지연소자의 출력신호와 일정 상관기준 "y(2)"를 승산하는 제3 승산기와;
    이들 제1, 제2 및 제3 승산기의 출력신호들을 가산하는 가산기와;
    가산기의 출력신호를 제곱하는 제1 산출기와;
    상기 제1 지연소자의 출력신호를 제곱하는 제2 산출기와;
    제2 산출기의 출력신호를 제4 지연소자가 수신하는 한편 그 제4 지연소자에 대해 제5, 제6 및 제7 지연소자가 연속적으로 이어져 각각 1-샘플 지연을 제공하는 제4, 제5, 제6 및 제7 지연소자와;
    1-샘플 지연을 제공하는 제8 지연소자와;
    상기 제4 지연소자의 출력신호로부터 상기 제7 지연소자의 출력신호를 감산하고, 그 감산의 결과값과 상기 제8 지연소자의 출력신호를 가산하여 그 출력신호를 제8 지연소자로 공급하는 제3 산출기와;
    상기 제4 승산기의 출력신호와 상기 제3 산출기의 출력신호 사이의 차를 계산하여 상기 오차 "e(t)"를 산출하는 감산기를 포함한 것을 특징으로 하는 동기장치.
KR1019960049945A 1995-12-30 1996-10-30 디지탈 통신용 동기장치 KR100229394B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP95-353781 1995-12-30
JP35378195A JP3073919B2 (ja) 1995-12-30 1995-12-30 同期装置

Publications (2)

Publication Number Publication Date
KR970056159A KR970056159A (ko) 1997-07-31
KR100229394B1 true KR100229394B1 (ko) 1999-11-01

Family

ID=18433180

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960049945A KR100229394B1 (ko) 1995-12-30 1996-10-30 디지탈 통신용 동기장치

Country Status (5)

Country Link
US (1) US5727035A (ko)
EP (1) EP0782294A3 (ko)
JP (1) JP3073919B2 (ko)
KR (1) KR100229394B1 (ko)
CN (1) CN1101094C (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6289064B1 (en) * 1996-03-07 2001-09-11 Matsushita Communication Industrial Co., Ltd. Synchronization equipment
FI101658B1 (fi) * 1996-12-12 1998-07-31 Nokia Telecommunications Oy Vastaanottomenetelmä ja vastaanotin
US6002728A (en) * 1997-04-17 1999-12-14 Itt Manufacturing Enterprises Inc. Synchronization and tracking in a digital communication system
US6223317B1 (en) * 1998-02-28 2001-04-24 Micron Technology, Inc. Bit synchronizers and methods of synchronizing and calculating error
JP3558625B2 (ja) * 2002-07-01 2004-08-25 沖電気工業株式会社 同期誤り検出回路
US7283586B2 (en) * 2003-05-06 2007-10-16 Northrop Grumman Corporation Adaptive equalizer matched filter error metric concept and apparatus
KR100956877B1 (ko) * 2005-04-01 2010-05-11 콸콤 인코포레이티드 스펙트럼 엔벨로프 표현의 벡터 양자화를 위한 방법 및장치
JP5564282B2 (ja) 2010-02-16 2014-07-30 パナソニック株式会社 受信回路及び受信装置
CN105888416B (zh) * 2015-02-15 2017-07-21 泉州台商投资区华奥电子科技有限公司 一种带防打扰提示的门塞夹
KR20210063967A (ko) * 2019-11-25 2021-06-02 삼성전자주식회사 근거리 통신 장치 및 근거리 통신 장치의 동작 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4414676A (en) * 1981-03-31 1983-11-08 Motorola, Inc. Signal synchronization system
JPS60220635A (ja) * 1984-04-17 1985-11-05 Clarion Co Ltd スペクトラム拡散送受信機
JPH0828704B2 (ja) * 1988-09-07 1996-03-21 国際電信電話株式会社 ユニークワード検出方式
US5282228A (en) * 1991-12-09 1994-01-25 Novatel Communications Ltd. Timing and automatic frequency control of digital receiver using the cyclic properties of a non-linear operation
US5408504A (en) * 1992-12-30 1995-04-18 Nokia Mobile Phones Symbol and frame synchronization in a TDMA system
JP3301555B2 (ja) * 1993-03-30 2002-07-15 ソニー株式会社 無線受信装置
JP3097443B2 (ja) * 1994-02-28 2000-10-10 ケイディディ株式会社 ユニークワード検出方法
JP2943839B2 (ja) * 1994-03-08 1999-08-30 国際電気株式会社 等化器用フレーム同期回路

Also Published As

Publication number Publication date
US5727035A (en) 1998-03-10
EP0782294A3 (en) 1999-08-25
EP0782294A2 (en) 1997-07-02
CN1156363A (zh) 1997-08-06
CN1101094C (zh) 2003-02-05
JPH09186733A (ja) 1997-07-15
KR970056159A (ko) 1997-07-31
JP3073919B2 (ja) 2000-08-07

Similar Documents

Publication Publication Date Title
EP1005204B1 (en) Symbol synchronization in an OFDM receiver
CA2212067C (en) Cdma synchronous acquisition circuit
JP3118548B2 (ja) ディジタル通信受信機用同期検波装置および同期方法
US5940458A (en) Method and compensating for time error of time/frequency generator using global positioning system
KR100229394B1 (ko) 디지탈 통신용 동기장치
US5590158A (en) Method and apparatus for estimating PSK modulated signals
KR100195756B1 (ko) 가변 레이트 복조기의 심볼 타이밍 복원 회로
KR100552076B1 (ko) Cdma통신시스템에있어서의신호수신장치
EP0661828B1 (en) Spread spectrum signal reception with differential demodulation
US6081549A (en) Phase correction method and apparatus for spectrum spread wireless communication receiver
KR100258430B1 (ko) 파형품질 측정방법 및 그것을 사용한 측정장치
KR100355502B1 (ko) Ｏｆｄｍ 통신 장치, 기지국 장치, 통신 단말 장치 및 ｏｆｄｍ 통신 방법
CN111431557A (zh) 适用于多模调制体制的信号跟踪方法及信号跟踪系统
KR19980015796A (ko) 디지털 복조기의 인터폴레이터
KR100234931B1 (ko) 디지탈 통신용 동기장치
US8107564B2 (en) Device for detecting a frequency offset
EP1484844B1 (en) Spectrum spread reception apparatus
KR100406667B1 (ko) 스펙트럼 확산 수신 장치 및 스펙트럼 확산 수신 방법
JPH02216988A (ja) アダプティブ櫛形フィルタ
KR100342635B1 (ko) 채널 특성 추정 장치 및 방법과, 채널 특성 추정 장치를포함하는 무선 수신기
JPH06261030A (ja) フレーム同期検出回路
JPH1117652A (ja) フレーム同期検出回路
JP2003092608A (ja) 受信装置および受信方法
JP2968730B2 (ja) スキュー補正回路
JP2989987B2 (ja) デジタル変調信号解析装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050809

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee