CN104301653A - 一种实现复合视频信号多采样率的方法 - Google Patents
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Abstract
本发明涉及一种实现复合视频信号多采样率的方法，属于电子技术领域。本发明通过将固定时钟倍频至设定的频率作为复合视频信号生成的时钟源，然后根据复合视频行同步信号对生成的时钟源进行校正得到所需的转换时钟，利用转换时钟作为复合视频信号模数转换的点时钟从而实现视频数据的数字化。根据不同采样率的要求，利用FPGA中PLL的倍频系数，将固定时钟倍频至相应的频率，从而实现不同采样率的模数转换。本发明无需硬件的改变，实现简单，能够满足不同分辨率要求。
Description
技术领域
本发明涉及一种实现复合视频信号多采样率的方法，属于电子技术领域。
背景技术
在复合模拟视频数字化过程中，常常有不同的采样率的要求，每行采样的点数通常有512、640、720、768等。实现不同的采样率，需要产生对应频率的转换时钟。一般情况下，PAL制每行512点时，时钟频率为10MHz；720点时，时钟频率为13.5MHz；768点时，时钟频率为14.75MHz。目前复合模拟视频数字化方案有集成的视频前端处理芯片和分立芯片两种，视频前端处理芯片的采样率是固定的，只能在后续处理中改变分辨率，实现起来比较复杂；分立芯片方案中倍频锁相芯片改变点时钟频率时需要更换不同参数的电阻、电感、电容元件，而这种方式实现起来比较麻烦，且效率低。
发明内容
本发明的目的是提供一种实现复合视频信号多采样率的方法，以解决目前复合视频信号在实现多采样率时的操作复杂以及效率低的问题。
本发明的技术方案是：一种实现复合视频信号多采样率的方法，该方法包括以下步骤：
1）将外部固定时钟倍频至设定的频率作为复合视频信号采样的时钟源；
2）在每个复合视频行同步信号到来时对步骤1）生成的时钟源进行校正，得到转换时钟；
3）利用转换时钟作为复合视频信号模数转换的点时钟以实现视频数据的数字化。
所述转换时钟的抖动误差在20ns之内。
所述步骤1）是利用FPGA中PLL的倍频系数将固定时钟倍频至相应的频率，以实现不同采样率的模数转换。
所述的转换时钟的生成过程如下：利用FPGA芯片将倍频后得到时钟源反相后得到两种同频反相的时钟，在行同步信号的下降沿之后选择上升沿或者下降沿先到达的时钟作为该行的转换时钟源，然后通过计数分频到转换时钟的频率，即得到转换时钟。
本发明的有益效果是:本发明通过将固定时钟倍频至设定的频率作为复合视频信号生成的时钟源，然后根据复合视频行同步信号对生成的时钟源进行校正得到所需的转换时钟，利用转换时钟作为复合视频信号模数转换的点时钟从而实现视频数据的数字化。根据不同采样率的要求，利用FPGA中PLL的倍频系数，将固定时钟倍频至相应的频率，从而实现不同采样率的模数转换。本发明无需硬件的改变，实现简单，能够满足不同分辨率要求。
附图说明
图1是本发明复合视频信号数字化过程的功能模块示意图；
图2是本发明实施例中将时钟源生成转换时钟的波形示意图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步的说明。
在复合模拟视频数字化过程中，常常有不同的采样率的要求，每行采样的点数通常有512、640、720、768等，实现不同的采样率，需要产生对应频率的转换时钟，一般情况下，PAL制每行512点时，时钟频率为10MHz；720点时，时钟频率为13.5MHz；768点时，时钟频率为14.75MHz。为此本发明提供一种实现视频信号多采样率的方法，本发明所采用的复合视频信号数字化过程的功能模块如图1所示，包括FPGA、同步分离单元、模数转换单元和外部固定时钟，复合视频信号经过同步分离单元分离后产生同步信号输入到FPGA的输入端，FPGA根据外部固定时钟和同步信号生成转换时钟，并将生成的转换时钟作为模数转换单元的点时钟，模数转换单元根据所生成的点时钟对复合视频信号进行模数转换，最后将生成的复合视频数字信号经FPGA后输出。
本发明通过改变FPGA中PLL的倍频系数，将固定时钟倍频至所设定的频率作为时钟源，在每个复合视频行同步信号到来时对生成的时钟源进行校正，得到转换时钟，利用转换时钟作为复合视频信号模数转换的点时钟以实现视频数据的数字化，就可以实现每行512～768点范围的采样率，其具体的过程如下：
首先改变FPGA中PLL的倍频系数，将固定时钟倍频至所设定的频率，本实施例将固定时钟倍频至40～60MHz的不同频率作为时钟源。
然后FPGA在每个复合视频行同步信号到来时时钟源进行校正，得到转换时钟，即为模数转换单元的点时钟，FPGA芯片将倍频后得到时钟源反相后得到两种同频反相的时钟，在行同步信号的下降沿之后选择上升沿（或者下降沿）先到达的时钟作为该行的转换时钟源即点时钟源，通过计数分频到点时钟的频率，输出转换时钟，即得到点时钟。因为复合模拟视频的点时钟抖动误差在20ns之内，肉眼将无法分辨图像的抖动，保证转换时钟的误差在允许的范围内，同样能够实现同步的效果，如图2中A时刻为行基准时刻，以生成的时钟源的上升沿为触发边沿，则基准时刻出现后，可能在t1或者t2时刻产生第一次触发，可知t2－t1的最大值即为该时钟的周期，该时钟的周期就是异步方案产生的转换时钟的抖动误差，如果时钟源时钟的频率足够高，则点时钟的抖动误差就可以控制在允许的范围内。
模数转换单元利用转换时钟作为复合视频信号模数转换的点时钟进行模数转换，即可得到相应采样率的数字信号。
例如，PAL制每行512点时，设定PLL的相应系数，将外部固定时钟倍频至40MHz，FPGA产生10MHz的转换时钟，此时转换时钟的误差为12.5ns（即源时钟周期的1/2），如果倍频的时钟频率超过40MHz，还可以缩小转换时钟的误差。
Claims (4)
1.一种实现复合视频信号多采样率的方法，其特征在于，该方法包括以下步骤：
1）将外部固定时钟倍频至设定的频率作为复合视频信号采样的时钟源；
2）在每个复合视频行同步信号到来时对步骤1）生成的时钟源进行校正，得到转换时钟；
3）利用转换时钟作为复合视频信号模数转换的点时钟以实现视频数据的数字化。
2.根据权利要求1所述的实现复合视频信号多采样率的方法，其特征在于，所述转换时钟的抖动误差在20ns之内。
3.根据权利要求2所述的实现复合视频信号多采样率的方法，其特征在于，所述步骤1）是利用FPGA中PLL的倍频系数将固定时钟倍频至相应的频率，以实现不同采样率的模数转换。
4.根据权利要求3所述的实现复合视频信号多采样率的方法，其特征在于，所述的转换时钟的生成过程如下：利用FPGA芯片将倍频后得到时钟源反相后得到两种同频反相的时钟，在行同步信号的下降沿之后选择上升沿或者下降沿先到达的时钟作为该行的转换时钟源，然后通过计数分频到转换时钟的频率，即得到转换时钟。
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