JP3573627B2 - マルチレートシンボルタイミングリカバリ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、受信信号のシンボルタイミングを再生するシンボルタイミングリカバリ回路、特に、種々のシンボルレートに対応可能なマルチレートシンボルタイミングリカバリ回路に関する。
【０００２】
【従来の技術】
受信信号に含まれるシンボルを識別するタイミング（シンボルタイミング）を再生する方法として、受信信号からシンボル周波数の成分を抽出する方法、識別クロックのタイミングを制御して受信信号のシンボルタイミングに識別クロックを同期させる方法などがある。
【０００３】
特開平４−１０４５４２号公報には、ディジタル化に適し、ディジタル化しても高速信号の処理が可能な手法として、受信信号が通過するＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限インパルスレスポンス）フィルタのタップ係数を制御することにより、前述とは逆に受信信号のシンボルタイミングを制御して周波数固定のクロックに同期させる手法が提案されている。
【０００４】
【発明が解決しようとする課題】
前述の、受信信号のシンボルタイミングを固定クロックに同期させる手法においては、クロックの周波数（サンプリング周波数）としては受信信号のシンボルレートの２倍よりも高い周波数が用いられる。また、サンプリング周波数はキャプチャレンジ内の周波数である必要がある。すなわち、サンプリング周波数はシンボルレートの２倍（もしくはその整数倍）である必要がある。
【０００５】
したがって、入力信号のシンボルレートが変わった場合には、サンプリング周波数もそれに応じて変えなければならない。入力信号のシンボルレートが基本周波数の１／ｎで変わる場合には分周器の分周比を変えることによって対応することができる。しかし、例えば、シンボルレートが５Ｍｂａｕｄｓの信号と、３．４Ｍｂａｕｄｓの信号の双方に対応する場合には、サンプリング周波数を単純な分周で生成することができず、水晶発振器等の外部回路を変更するか、複雑な分周回路を設ける必要がある。
【０００６】
したがって本発明の目的は、複雑な分周回路を設ける必要がなく、また、外部回路の変更なしに種々のシンボルレートに対応することのできるマルチレートシンボルタイミングリカバリ回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によれば、第１のクロックを分周して第２のクロックを出力する分周器と、該第２のクロックのタイミングにおける入力信号の値から、該第２のクロックのタイミングにおける入力信号のゼロクロス点およびデータ識別点の値を、与えられたタップ係数を用いて演算して出力することにより、入力信号のゼロクロス点およびデータ識別点の位相を該第２のクロックのタイミングへシフトさせる有限インパルスレスポンスフィルタと、該有限インパルスレスポンスフィルタの出力におけるゼロクロス点の位相のずれを検出する位相比較器と、該位相比較器の出力の低周波数成分を通過させるループフィルタと、該ループフィルタの出力に所定の値を加算する加算器と、該加算器が出力する値に応じた周波数の信号を出力する発振器と、該発振器の出力から前記タップ係数を決定して前記有限インパルスレスポンスフィルタに与えるタップ係数決定部とを具備するマルチレートシンボルタイミングリカバリ回路が提供される。
【０００８】
本発明によれば、第１のクロックを分周して第２のクロックを出力する分周器と、該第２のクロックのタイミングにおける入力信号の値から、該第２のクロックのタイミングにおける入力信号のゼロクロス点およびデータ識別点の値を与えられたタップ係数を用いて演算して出力することにより、入力信号のゼロクロス点およびデータ識別点の位相を該第２のクロックのタイミングへシフトさせる有限インパルスレスポンスフィルタと、該有限インパルスレスポンスフィルタの出力におけるゼロクロス点の位相のずれを検出する位相比較器と、該位相比較器の出力の低周波数成分を通過させるループフィルタと、該ループフィルタの出力に所定の値を加算する加算器と、該加算器が出力する値に応じた周波数の信号を出力する発振器と、該発振器の出力から前記タップ係数を決定して前記有限インパルスレスポンスフィルタに与えるタップ係数決定部とを具備するマルチレートシンボルタイミングリカバリ回路をコンピュータに設計させるためのプログラムを記録した記録媒体もまた提供される。
【０００９】
【発明の実施の形態】
図１は本発明の一実施例に係るマルチレートシンボルタイミングリカバリ回路の回路ブロック図である。
発振器１０が出力するサンプリングクロックの周波数ｆ_ｓａｍｐは、処理が予定されている入力信号のシンボルレートｆ_ｓ の中で最も高い周波数の２倍よりも高い周波数である。分周器１２はｆ_ｓａｍｐのクロックを整数値Ｎで分周して２ｆ_ｓ よりも高い周波数ｆ_ｓａｍｐ’のクロックＣＬＫ３を出力する。整数Ｎの決め方については後述する。クロック制御回路１４は、クロックＣＬＫ３の一部を間引いて、周期が常に一定ではないが周波数が２ｆ_ｓ に等しいクロックＣＬＫ２を出力する。クロック制御回路１４の動作についても後述する。
【００１０】
Ａ／Ｄ変換器１６は周波数ｆ_sampのクロックのタイミングにおいてシンボルレートｆ_s の入力アナログ信号をディジタル値に変換して出力する。フリップフロップ１８はクロックＣＬＫ３のタイミングで入力信号をラッチして出力する。ＦＩＲフィルタ２０は例えば図に示すように縦属接続された４つの遅延器と５つの乗算器と加算器からなる５タップのディジタルトランスバーサルフィルタであり、クロックＣＬＫ３で動作する。なお、さらに多くのタップを有するＦＩＲフィルタを用いても良い。
【００１１】
図２はＦＩＲフィルタ２０の動作を説明するための図である。矢印２２はクロックＣＬＫ３の１周期の時間Ｔを表わし、曲線２４は、２ｆ_s までを通過帯域とする低域通過フィルタのインパルス応答に相当する。参照番号２６で示される５つの値がタップ係数ａ₀ −ａ ₄ としてＦＩＲフィルタ２０に与えられると、ａ₂ 以外はすべて０であるのでＦＩＲフィルタ２０は単純な遅延器になり、その遅延時間は２Ｔとなる。参照番号２８で示される５つの値がタップ係数ａ₀ −ａ ₄ としてＦＩＲフィルタ２０に与えられると、ＦＩＲフィルタの遅延時間は２Ｔ−Ｔ／４となり、出力信号の位相はタップ係数２６の場合と比べてπ／２だけ進む。同様にして、参照番号３０および３２で示されるそれぞれ５つの値がタップ係数ａ₀ −ａ ₄ としてＦＩＲフィルタ２０に与えられると、出力信号の位相はそれぞれπ／２およびπだけ遅れる。このようにして、タップ係数ａ₀ −ａ ₄ に与える値を変えることにより出力信号の位相を変えることができる。
【００１２】
図３の（ａ）欄の曲線はアナログ入力信号を示し、白丸がクロックＣＬＫ３によるサンプリング点を、黒丸が入力信号のゼロクロス点およびデータ識別点を示す。最初のサンプリング点（（ａ）欄の左端の白丸）では（ｂ）欄に示すようにデータ識別点の位相が−３π／５進んで（３π／５遅れて）おり、位相を３π／５進めるタップ係数ａ_０ −ａ_５ をＦＩＲフィルタ２０に与えることにより、最初のサンプリング点でデータ識別点の値が出力される。次のサンプリング点では、ゼロクロス点の位相が−４π／５進んで（４π／５遅れて）おり、位相を４π／５進めるタップ係数をＦＩＲフィルタ２０に与えることにより、２番目のサンプリング点でゼロクロス点の値が出力される。３番目と４番目のサンプリング点ではＦＩＲフィルタ２０による位相の修正後にいずれもデータ識別点の値が出力されるので、４番目のサンプリング点は間引きクロックＣＬＫ２で動作するフリップフロップ３４において間引かれる。
【００１３】
このようにして、フリップフロップ３４からは、一部が間引かれたクロックＣＬＫ２のタイミングでデータ識別点の値とゼロクロス点の値が交互に出力される。言い換えれば、シンボルタイミングが再生される。
位相比較器３６では、フリップフロップ３４の出力におけるゼロクロス点の位相のずれが検出される。図４に示すように、位相比較器３６では、ゼロクロス点における値ｄ（ｒ）とその前のデータ識別点における値ｄ（ｒ−１）との比較およびゼロクロス点の後のデータ識別点における値ｄ（ｒ＋１）との比較が行なわれ、ｄ（ｒ−１）＞ｄ（ｒ）＞ｄ（ｒ＋１）と単調減少の場合、
ｄ（ｒ）−ｄ（ｒ＋１）−｛ｄ（ｒ−１）−ｄ（ｒ）｝＝２ｄ（ｒ）−｛ｄ（ｒ＋１）＋ｄ（ｒ−１）｝
の計算により位相差が算出される。ｄ（ｒ−１）＜ｄ（ｒ）＜ｄ（ｒ＋１）と単調増加の場合には、
ｄ（ｒ＋１）−ｄ（ｒ）−｛ｄ（ｒ）−ｄ（ｒ−１）｝＝−２ｄ（ｒ）＋｛ｄ（ｒ＋１）＋ｄ（ｒ−１）｝
の計算により位相差が検出される。単調増加でも単調減少でもない場合には、位相差は更新されない。図４の例では、（ａ）欄と（ｂ）欄が信号の位相が遅れている（サンプリング点の位相が進んでいる）場合を示し、位相比較器３６からは正の値が出力される。（ｃ）欄と（ｄ）欄は信号の位相が進んでいる（サンプリング点の位相が遅れている）場合を示し、位相比較器３６からは負の値が出力される。
【００１４】
位相比較器３６の出力はループフィルタ３８を経て加算器４０においてΔｔｈ（後述）が加算され、これによって数値制御発振器４２の周波数が決定される。 数値制御発振器（ＮＣＯ）４２は加算器４４と遅延器４６で構成される。遅延器（フリップフロップ）４６の出力は加算器４４の一方の入力へフィードバックされる。遅延器４６はサンプリングクロックＣＬＫ３で動作する。加算器４４の出力はクロックＣＬＫ３のタイミングで加算器４０の出力に応じた速度で変化するので、ＮＣＯ４２の出力は図３の（ｃ）欄に示すようなノコギリ波となり、ノコギリ波の周波数は加算器４０の出力に比例する。タップ係数演算部４８はこのノコギリ波の値の最大値を＋π、最小値を−πと定義してそれに応じたタップ係数を決定する。例えば、ＮＣＯ４２の出力が０のとき図２のタップ係数２６が選ばれ、π／２のとき、係数２８が選ばれる。このようにしてタップ係数演算部４８が決定したタップ係数をＦＩＲフィルタ２０へ与えることにより、受信信号のゼロクロス点とデータ識別点の位相がサンプリングクロックＣＬＫ３に同期する。クロック制御部１４における間引きは、図３の（ｅ）（ｆ）欄に示されるように（ｃ）欄のＮＣＯ４２の出力が負から正へ変化するタイミングで行なわれる。この間引きクロックＣＬＫ２を用いてＦＩＲフィルタ２０の出力をラッチすることにより、フリップフロップ３４の出力には、（ｄ）欄に示すように、データ識別点の値とゼロクロス点の値が交互に現われる。
【００１５】
次に、設定値演算器５０における分周器１２の分周比Ｎおよび加算器４０の加算値Δｔｈの決定について説明する。ノコギリ波の周期をＴ_ＮＣＯ とすると、ループ収束後は次の関係が成立する。
１／Ｔ_ＮＣＯ ＝ｆ_ｓａｍｐ’−２ｆ_ｓ （１）
また、このときループフィルタ３８の出力は“０”で安定すると考えれば、ＮＣＯ４２の入力はΔｔｈに等しくなり、加算器４４のビット数をＭとすると、
Ｔ_ＮＣＯ ＝（２^Ｍ ／Δｔｈ）×（１／ｆ_ｓａｍｐ’） （２）
が成り立つ。
【００１６】
設定値演算器５０には発振器１０の周波数ｆ_ｓａｍｐの値と入力信号のシンボルレートｆ_ｓ の値が与えられる。設定値演算器５０は、周波数ｆ_ｓａｍｐを割ったときに２ｆ_ｓ よりも大きくなる整数のうち最大のものをＮと設定する。ループが安定した後は上記（１）（２）が成立するので、（１）（２）式より
Δｔｈ＝２^Ｍ ×（ｆ_ｓａｍｐ’−２ｆ_ｓ ）／ｆ_ｓａｍｐ’
が得られ、これによりΔｔｈが決定される。
【００１７】
加算器４０において、Δｔｈを加算するということは、ループフィルタ３８の出力に拘らず、ＮＣＯの動作をほぼ収束状態にまでもっていくことを意味する。ループとして見た場合、回路動作の初期に、タイミングリカバリ回路の周波数はほぼ一致し、位相だけが異なっている状態になり、タイミングリカバリ回路のキャプチャーレンジが大幅に拡大される。具体的には、このΔｔｈを加算することにより、動作可能なｆ_samp’と２ｆ_s の比（ｆ_samp’／２ｆ_s ）が、最大１．１程度だったものが、１．８〜１．９程度にまで拡大される。このことはシミュレーションにより確認されている。
【００１８】
次に、この回路で、５Ｍｂａｕｄｓ，３．４Ｍｂａｕｄｓのシンボルレートの信号を受信する場合について説明する。（ｆ_ｓａｍｐは、３２ＭＨｚ ，ＮＣＯ４２のビット数は、１３ｂｉｔ とする。）
５Ｍｂａｕｄｓの信号を受信する場合、先ず、１／Ｎ分周器１２のＮ値を求める。ｆ_ｓａｍｐをシンボルレートの２倍以上で、かつ一番小さいレート（ｆ_ｓａｍｐ’）に分周するため、Ｎ＝３となる。よって、
ｆ_ｓａｍｐ’＝３２ＭＨｚ ／３＝１０．６７ＭＨｚ
となる。
【００１９】
次に、加算器４０の加算値Δｔｈを求めると、
Δｔｈ＝２^Ｍ ×（ｆ_ｓａｍｐ’−２ｆ_ｓ ）／ｆ_ｓａｍｐ’＝２^１３×（１０．６７×１０^６ −２×５×１０^６ ）／（１０．６７×１０^６ ）≒５１４
となる。
３．４Ｍｂａｕｄｓの信号を受信する場合、先ず、分周器１２のＮ値を求める。ｆ_ｓａｍｐをシンボルレートの２倍以上で、かつ一番小さいレート（ｆ_ｓａｍｐ’）に分周するため、Ｎ＝４となる。よって、
ｆ_ｓａｍｐ’＝３２ＭＨｚ ／４＝８．０ＭＨｚ
となる。
【００２０】
次に、加算器４０の加算値Δｔｈを求めると、
Δｔｈ＝２^Ｍ ×（ｆ_ｓａｍｐ’−２ｆ_ｓ ）／ｆ_ｓａｍｐ’＝２^１３×（８．０×１０^６ −２×３．４×１０^６ ）／（８．０×１０^６ ）≒１２２９
となる。
図１の回路で、Ｎ＝３，Δｔｈ＝５１４と設定すれば、シンボルレート５Ｍｂａｕｄｓの信号を受信することができる。また、Ｎ＝４，Δｔｈ＝１２２９と設定すれば、シンボルレート３．４Ｍｂａｕｄｓの信号を受信することができる。
【００２１】
図５は本発明のマルチレートシンボルタイミングリカバリ回路において、ループフィルタ３８（図１）として使用するに適したフィルタの構成を示す。図５中５２，５４は乗算器であり、α，βの値を入力ＩＮに乗算することにより、αはＬＰＦ側、βはＨＰＦ側のフィルタのゲインを調整する。５６は、完全積分器を構成するフリップフロップ、５８は、完全積分器を構成する加算器、６０は、完全積分器のリミッタである。６２は、加算器であり、ＨＰＦ側とＬＰＦ側の出力結果を加算し、フィルタ全体としての出力を得ている。ここで特長的なのは、リミッタ６０である。このリミッタは、完全積分器の出力が、上側、または、下側のリミット値に達した時に、完全積分器にリセットをかける構成をとっている。これは、入力信号の品質が悪い場合（低Ｃ／Ｎ、キャリアずれ大など）のループフィルタの暴走をおさえ、シンボルタイミングリカバリのロックアップタイムを早める働きをする。
【００２２】
図６は本発明のマルチレートシンボルタイミングリカバリ回路をＱＰＳＫ復調回路と組み合わせて受信回路を構成した例を示す。図１と同一の構成要素には同一の参照番号を付してその説明を省略する。
図６において、周波数ｆ_ｓａｍｐでディジタル値に変換された入力信号は乗算器６４，６６へ供給される。乗算器６４，６６の他方の入力へはＩＦキャリアとしてｆ_ｓａｍｐで変化するキャリアが印加される。一方のキャリアが“０→１→０→−１”と変化するとき他方は“１→０→−１→０”と変化する。すなわち両者は互いに位相がπ／２だけ異なっているので、Ｉ相信号とＱ相信号からなるベースバンド信号が生成される。ただし、ｆ_ｓａｍｐはＩＦキャリアに完全に同期していないのでＩ−Ｑ平面上で信号点は両者の差の周波数で回転している。
【００２３】
これらのベースバンド信号は前に説明したように、フリップフロップ１８においてシンボルレートｆ_ｓ の２倍よりも高い周波数ｆ_ｓａｍｐ’（＝ｆ_ｓａｍｐ／Ｎ）のクロックＣＬＫ３でサンプリングされ、ＦＩＲフィルタ２０でゼロクロス点とデータ識別点の位相がクロックＣＬＫ３のタイミングまでシフトされ、フリップフロップ３４において、重なりの部分が間引かれて、周波数がシンボルレートｆ_ｓ の２倍に等しい間引きクロックＣＬＫ２に同期した信号が得られる。これらはルートナイキストフィルタ７２，７４を経てバタフライ回路７６へ供給される。バタフライ回路７６では残留キャリア成分の周波数で回転する信号が乗算されて残留キャリア成分が除去される。キャリアリカバリ回路７８はバタフライ回路７６の出力において信号の回転を検出してバタフライ回路７６へ与える信号の回転を制御する。位相比較器３６によるシンボルタイミングのずれの検出もバタフライ回路７６の出力において行なわれる。
【００２４】
図７は本発明のマルチレートシンボルタイミングリカバリ回路が組み込まれたシステムＬＳＩのマスクパターンを作製する工程の概略を示す。
まず、Ｖｅｒｉｌｏｇ−ＨＤＬ，ＶＨＤＬなどのハードウェア記述言語を使ってＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）で回路データ（プログラム）を作成して回路データファイル８０に格納する。図１〜５およびそれらの説明に基づきこのようなプログラムを作成することは当業者にとって容易であるから、本発明のマルチレートシンボルタイミングリカバリ回路のハードウェア記述言語によるプログラムの内容の説明は省略する。
【００２５】
マルチレートシンボルタイミングリカバリ回路のプログラム８２を、ＱＰＳＫ復調回路およびエラー訂正回路のプログラム８４，８６とともに、コンピュータ上で動作する論理合成ツール８８へ入力すると、最適化された論理回路が生成される。次にこの論理回路設計結果をコンピュータ上で動作する自動レイアウトツール９０へ入力することによりチップ上のマクロセルの配置およびそれらの間の配線９２が決定される。
【００２６】
レイアウトの結果から、マスク作製ツール９４によりＬＳＩ製造のためのマスクパターンが自動的に作製される。
上記の工程において、ハードウェア記述言語により記述された本発明のマルチレートシンボルタイミングリカバリ回路のプログラムは、磁気テープ、ＣＤ−ＲＯＭなどの記録媒体に記録した形でＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアとして単独で供給することが可能である。
【００２７】
【発明の効果】
以上説明したように、本発明によるマルチレートシンボルタイミングリカバリ回路によれば、今まで、複雑なクロック生成回路が必要であった、異なる入力シンボルレートのタイミング再生を、設定を変えるだけで、外部回路を変えずに簡単に行なうことが可能となる。
【図面の簡単な説明】
【図１】本発明のマルチレートシンボルタイミングリカバリ回路の回路ブロック図である。
【図２】ＦＩＲフィルタ２０によるシンボル位相の制御を説明するための図である。
【図３】本発明のマルチレートシンボルタイミングリカバリ回路の動作を示す波形図である。
【図４】位相比較器３６における位相比較の原理を説明するための図である。
【図５】ループフィルタ３８の詳細を示す回路ブロック図である。
【図６】本発明のマルチレートシンボルタイミングリカバリ回路が使用された受信回路の回路ブロック図である。
【図７】本発明のマルチレートシンボルタイミングリカバリ回路を含むシステムＬＳＩの製造工程を説明するための図である。
【符号の説明】
１０…発振器
１２…分周器
１６…Ａ／Ｄ変換器
１８，３４…フリップフロップ
２０…ＦＩＲフィルタ
４０…加算器
４２…数値制御発振器

Claims (6)

1. 第１のクロックを分周して第２のクロックを出力する分周器と、
   該第２のクロックのタイミングにおける入力信号の値から、該第２のクロックのタイミングにおける入力信号のゼロクロス点およびデータ識別点の値を、与えられたタップ係数を用いて演算して出力することにより、入力信号のゼロクロス点およびデータ識別点の位相を該第２のクロックのタイミングへシフトさせる有限インパルスレスポンスフィルタと、
   該有限インパルスレスポンスフィルタの出力におけるゼロクロス点の位相のずれを検出する位相比較器と、
   該位相比較器の出力の低周波数成分を通過させるループフィルタと、
   該ループフィルタの出力に所定の値を加算する加算器と、
   該加算器が出力する値に応じた周波数の信号を出力する発振器と、
   該発振器の出力から前記タップ係数を決定して前記有限インパルスレスポンスフィルタに与えるタップ係数決定部と、
   前記第１のクロックの周波数および入力信号のシンボルレートから前記分周器の分周比および前記加算器が加算する前記所定の値を決定して該分周器および該加算器にそれぞれ設定する設定値演算器と
   を具備するマルチレートシンボルタイミングリカバリ回路。
2. 前記設定値演算器は、前記第１のクロックの周波数を割った結果が入力信号のシンボルレートの２倍よりも大である整数のうち最大のものを前記分周器の分周比と決定する請求項１記載のマルチレートシンボルタイミングリカバリ回路。
3. 前記設定値演算器は、前記第２のクロックの周波数と前記シンボルレートの２倍との差から前記所定の値を決定する請求項１記載のマルチレートシンボルタイミングリカバリ回路。
4. 前記第１のクロックのタイミングで入力信号をディジタル値に変換するアナログ／ディジタル変換器と、
   該第１のクロックのタイミングで変化するディジタル値を前記第２のクロックのタイミングでラッチして出力して前記有限インパルスレスポンスフィルタへ供給するフリップフロップをさらに具備する請求項１記載のマルチレートシンボルタイミングリカバリ回路。
5. 前記ループフィルタの積分器が上限値または下限値に達したとき積分器がリセットされる請求項１記載のマルチレートシンボルタイミングリカバリ回路。
6. 第１のクロックを分周して第２のクロックを出力する分周器と、
   該第２のクロックのタイミングにおける入力信号の値から、該第２のクロックのタイミングにおける入力信号のゼロクロス点およびデータ識別点の値を、与えられたタップ係数を用いて演算して出力することにより、入力信号のゼロクロス点およびデータ識別点の位相を該第２のクロックのタイミングへシフトさせる有限インパルスレスポンスフィルタと、
   該有限インパルスレスポンスフィルタの出力におけるゼロクロス点の位相のずれを検出する位相比較器と、
   該位相比較器の出力の低周波数成分を通過させるループフィルタと、
   該第２のクロックの周波数と入力信号のシンボルレートから求まる加算値であって、タイミングリカバリループがほぼ収束状態となる値を有する加算値を該ループフィルタの出力に加算する加算器と、
   該加算器が出力する値に応じた周波数の信号を出力する発振器と、
   該発振器の出力から前記タップ係数を決定して前記有限インパルスレスポンスフィルタに与えるタップ係数決定部とを具備するマルチレートシンボルタイミング回路。

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