JP4715044B2 - テレビジョン信号の付加情報復号装置 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、例えばPAL信号におけるWST信号のようなコンポジット映像信号の垂直ブランキング期間内に挿入されている符号化データを復号する付加情報復号装置に関するものである。
【0002】
【従来の技術】
テレビジョン信号の信号規格であるPAL方式では、例えば、交通情報や天気情報といった情報をテキストで表したWST(Word System Telatext)信号を、映像信号の付加情報として挿入することが規定されている。
【0003】
通常、このWST信号を復号する場合、データクロック(6.9375MHz水平同期周期fhの444倍の周波数)をPLL等を用いて再生して、抽出が行われる。
【0004】
【発明が解決しようとする課題】
ところで、近年、テレビジョン信号の復調装置のデジタル化が進んでいる。
【0005】
PAL方式のコンポジット映像信号のデジタル復調を行う場合、クロマデコード処理を行うために色搬送波周波数(4.43MHz)の4倍のシステムクロックが必要となる。また、ITU−R601に規定されるデジタルコンポーネント信号でクロマデコードした映像信号を出力する場合には、さらに、ラインロック出力周波数(13.5MHz)のシステムクロックが必要となる。
【0006】
また、WST信号をデジタル復調する場合、6.9375MHzのシステムクロックが必要となる。
【0007】
このため、PALのコンポジット映像信号に対して、クロマデコード,ラインクロック出力,WSTデータ復号の3つの処理をデジタルで行う場合には、少なくとも3種類のシステムクロックが必要となってしまう。
【0008】
しかしながら、複数のシステムクロックを1つの基板上や1つの半導体チップ上に実装した場合、クロック間相互で干渉が発生し、その干渉信号が例えばA/Dコンバータのアナログ入力に回り込み、その結果、画面上にビート上のノイズが発生してしまう。そのため、上記3つのデジタル処理を行うモジュールを、例えば1つの基板や1つの半導体チップ上に作成することは、以上のようなシステムクロックの制約により非常に困難であった。
【0009】
本発明は、このような実情を鑑みてなされたものであり、コンポジット映像信号中に挿入されているWST信号等の符号化データを復号する際に必要となるシステムクロックに対する制約を取り除き、例えばクロマデコーダやラインクロック出力回路といった他の周波数のシステムクロックを必要とするモジュールとともに、1つの基板上に実装したり1つのチップ上に集積化することを可能としたテレビジョン信号の付加情報復号装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明にかかる付加情報復号装置は、コンポジット映像信号の垂直ブランキング期間内に挿入されている符号化データを復号する付加情報復号装置であって、所定の周波数のシステムクロックでサンプリングされたコンポジット映像信号のサンプリングポイントから、仮想クロックのタイミングに対応したサンプリングポイントを抽出し、抽出したサンプリングポイントに同期したタイミング信号を生成するタイミング信号生成手段と、上記システムクロックでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから、上記仮想クロックのサンプリングポイントにおける信号レベルを補間して、仮想クロックでサンプリングされたコンポジット映像信号を生成し、この仮想クロックでサンプリングされたコンポジット映像信号を上記タイミング信号に同期させて出力する補間手段と、上記仮想クロックの周波数を、上記符号化データのデータレートの2倍の逓倍に制御する制御手段と、上記仮想クロックでサンプリングされたコンポジット映像信号の垂直ブランキング期間に含まれている信号を抽出し、抽出した信号を上記符号化データのデータレートの1/2周期単位で時分割することによって第1位相信号と第2の位相信号とを生成し、第1位相信号及び第2の位相信号をそれぞれ復号して2つの符号化データを生成し、2つの符号化データを比較して一方の符号化データを選択して出力する符号化データ復号手段とを備える。
【0011】
この付加情報復号装置では、任意の1つのシステムクロックに同期させたタイミング信号を生成し、垂直ブランキング期間に挿入されている符号化データの本来のクロックと上記タイミング信号との間で生じる誤差を補間し、符号化データの本来のクロックでサンプリングした値を算出する。そして、この算出した値を上記タイミング信号に同期させて出力する。このことによって、クロマデコード処理、出力信号タイミングへの周波数変換処理、符号化データの復号処理を、1つのシステムクロックのみで行えるようにする。さらに、この付加情報復号装置は、符号化データをデータレートの2倍の逓倍でサンプリングして、位相をずらしてサンプリングした2つの符号化データを復号し、その2つの符号化データのうち信頼性の高い方のデータを出力する。
【0012】
また、本発明にかかる付加情報復号装置は、上記符号化データに含まれているハミングコードを用いてエラーチェックを行い、2つの符号化データのうち信頼性の高い方のデータを出力する。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態として、本発明を適用したクロマデコーダについて説明をする。
【0014】
本実施の形態のクロマデコーダは、PAL方式のコンポジット映像信号を輝度信号及び色差信号に分離し、分離した輝度信号及び色差信号を、サンプリングクロックが13.5MHzのITU−R601勧告に基づくデジタル信号規格の映像信号にして出力する装置である。
【0015】
図1に本発明の実施の形態のクロマデコーダ1のブロック図を示す。
【0016】
クロマデコーダ1は、システムクロック発振器11と、デジタルシグナルプロセッサ(DSP)12と、アナログ/デジタルコンバータ(A/Dコンバータ)13と、クランプ回路14と、同期検出回路(SYNC回路)15と、WST検出回路16と、第1のタイミング発振器(DTO)17と、第1のサンプリングレートコンバータ(SRC)18と、輝度/クロマ分離回路(Y/C分離回路)19と、クロマ復調回路20と、第2のタイミング発振器(DTO)21と、第2のサンプリングレートコンバータ(SRC)22と、視覚補正回路23と、同期検出回路(SYNC回路)24と、フォーマッタ25と、ファーストイン/ファーストアウトメモリ(FIFO)26とを備えている。
【0017】
システムクロック発振器11は、システムクロックCsを発生し、本クロマデコーダ1内の各回路に供給する。本クロマデコーダ1内の各回路は、このシステムクロックCsに基づき動作する。このシステムクロックCsの周波数は、PALの色搬送波周波数fscの4倍(17.8MHz)を基本として、その2倍以上の周波数に設定するのが望ましい。例えば、システムクロックCsの周波数は、40MHzとする。
【0018】
DSP12は、本クロマデコーダ1内の各回路の制御を行う。
【0019】
A/Dコンバータ13には、外部から供給されたアナログのコンポジット映像信号(CVBS)が入力される。A/Dコンバータ11は、入力されたコンポジット映像信号をシステムクロックCsでサンプリングして、デジタルデータに変換する。
【0020】
クランプ回路14は、入力されたコンポジット映像信号のペデスタルレベルが一定となるように、クランプ処理を行う。
【0021】
SYNC回路15は、入力されたコンポジット映像信号から同期信号を抽出して、垂直同期タイミング、水平同期タイミングを検出する。同期タイミングは、DSP12に供給される。
【0022】
WST検出回路16は、A/Dコンバータ13によりサンプリングされたコンポジット映像信号から、垂直ブランキング期間に挿入されているWST信号を抽出して復号する。このWST検出回路16についての説明は、その詳細を後述する。
【0023】
以上のように、クランプ処理がされ、さらに、システムクロックCsでサンプリングされたデジタルのコンポジット映像信号は、第1のSRC18に供給される。
【0024】
第1のDTO17は、第1のタイミング信号T1を生成し、生成した第1のタイミング信号T1を第1のSRC18に供給する。第1のタイミング信号T1は、システムクロックCsに同期した信号で、且つ、パルス発生周期を平均化したときに第1の仮想クロックCv1の周期に一致する信号である。
【0025】
ここで、第1の仮想クロックCv1は、コンポジット映像信号からデジタル処理で輝度/色差分離をし、そののちデジタル処理でクロマ復調をするために必要となるサンプリングクロックである。すなわち、この第1の仮想クロックCv1は、PAL信号の色搬送波周波数fscの4倍(17.8MHz)の周波数のクロックである。
【0026】
このような第1の仮想クロックCv1に対して、第1のタイミング信号T1は、システムクロックCsと同期した信号である。第1の仮想クロックCv1とシステムクロックCsとはなんら逓倍関係がない。そのため、第1の仮想クロックCv1と第1のタイミング信号T1との間も、同期していない。従って、第1のタイミング信号T1は、パルス発生周期を平均化したときには第1の仮想クロックCv1の周期に一致するが、つまり、長期的にサンプリング周波数を平均化すれば第1の仮想クロックCv1の周波数に一致するが、各々のサンプリング間隔をみれば周期が一定でない不揃いな信号となる。
【0027】
なお、システムクロックCsの周波数が十分高ければ、第1の仮想クロックCv1の周波数は、以上の周波数の逓倍であってもよい。もっとも、第1の仮想クロックCv1の周波数は、第1のSRC18において行われるレート変換の精度を保つため、システムクロックCsの1/2以下の周波数となるような範囲で設定するのが望ましい。
【0028】
第1のSRC18は、アナログのコンポジット映像信号を第1の仮想クロックCv1でサンプリングした場合における各サンプリングポイントの各信号レベルを、システムクロックCsでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから補間することにより求める。すなわち、第1のSRC18は、コンポジット映像信号のサンプリングレートを、システムクロックCsから第1の仮想クロックCv1(17.8MHz)へ変換する、いわゆるサンプリングレート変換をする。そして、第1のSRC18は、レート変換を行った後の各サンプル信号を、第1のDTO17により生成された第1のタイミング信号T1に同期させて出力する。
【0029】
従って、第1のSRC18からは、データそのものは第1の仮想クロックCv1(17.8MHz)のタイミングでサンプリングされた値の信号であるが、その出力タイミングがシステムクロックCsに同期した、サンプル周期が一定ではない不揃いの状態のコンポジット映像信号が出力される。
【0030】
第1の仮想クロックCv1へサンプリングレート変換がされたコンポジット映像信号は、Y/C分離回路19に供給される。
【0031】
Y/C分離回路19は、第1の仮想クロックCv1でサンプリングされたコンポジット映像信号を、輝度信号Yと搬送色差信号C(色搬送波に変調された状態の色差信号)とに分離する。このY/C分離回路19は、コンポジット映像信号のサンプリングレートが第1の仮想クロックCv1(17.8MHz)となっていることにより、デジタル的に合理的に処理することができる。この輝度信号Yは、第2のSRC22に供給される。また、分離された搬送色差信号Cは、クロマ復調回路20に供給される。
【0032】
クロマ復調回路20は、第1の仮想クロックCv1でサンプリングされた搬送色差信号Cから色差信号(Cr/Cb)を直交復調する。このクロマ復調回路20は、搬送色差信号Cのサンプリングレートが第1の仮想クロックCv1(17.8MHz)となっていることにより、デジタル的に合理的に処理することができる。復調された色差信号(Cr/Cb)は第2のSRC22に供給される。
【0033】
なお、Y/C分離回路19及びクロマ復調回路20には、データサンプルが周期的に不揃いな状態で入力されるが、デジタル処理を行うので、問題なく処理を行うことができる。
【0034】
第2のDTO21は、第2のタイミング信号T2を生成し、生成した第2のタイミング信号T2を第2のSRC22に供給する。第2のタイミング信号T2は、第1のタイミング信号T1に同期した信号で、且つ、パルス発生周期を平均化したときに第2の仮想クロックCv2の周期に一致する信号である。
【0035】
ここで、第2の仮想クロックCv2は、本クロマデコーダ1から出力されるコンポーネント映像出力の出力クロックである。つまり、第2の仮想クロックは、ITU−R601勧告に基づくデジタル信号規格の13.5MHzのクロックである。
【0036】
このような第2の仮想クロックCv2に対して、第2のタイミング信号T2は、第1のタイミング信号T1に同期した信号、つまり、システムクロックCsに同期した信号である。第2の仮想クロックCv2とシステムクロックCsとはなんら逓倍関係がない。そのため、第2の仮想クロックCv2と第2のタイミング信号T2との間も、同期していない。従って、第2のタイミング信号T2は、パルス発生周期を平均化したときには第2の仮想クロックCv2の周期に一致するが、つまり、長期的にサンプリング周波数を平均化すれば第2の仮想クロックCv2の周波数に一致するが、各々のサンプリング間隔をみれば周期が一定でない不揃いな信号となる。
【0037】
第2のDTO21は、第2の仮想クロックCv2の周波数に基づき、第2のタイミング信号T2を生成する。
【0038】
第2のSRC22は、アナログの輝度信号Y及び色差信号(Cr/Cb)を第2の仮想クロックCv2でサンプリングした場合における各サンプリングポイントの各信号レベルを、第1の仮想クロックCv1でサンプリングされた輝度信号Y及び色差信号(Cr/Cb)の各サンプリングポイントの信号レベルから補間することにより求める。すなわち、第2のSRC22は、コンポジット映像信号のサンプリングレートを、第1の仮想クロックCv1から第2の仮想クロックCv2へ変換する、いわゆるサンプリングレート変換をする。そして、第2のSRC22は、レート変換を行った後の各サンプル信号を、第2のDTO21により生成された第2のタイミング信号T2に同期させて出力する。
【0039】
従って、第2のSRC22からは、データそのものは第2の仮想クロックCv2のタイミングでサンプリングされた値の信号であるが、その出力タイミングがシステムクロックCsに同期した、サンプル周期が一定ではない不揃いの状態のコンポジット映像信号が出力される。
【0040】
第2の仮想クロックCv2へサンプリングレート変換がされた輝度信号Yは、視覚補正回路23に供給される。また、第2の仮想クロックCv2へサンプリングレート変換がされた色差信号(Cr/Cb)はフォーマッタ25へ供給される。
【0041】
視覚補正回路23は、入力された輝度信号Yに対して階調補正を行って視覚補正を行う。視覚補正がされた輝度信号Yは、フォーマッタ25に供給される。
【0042】
SYNC回路24は、輝度信号Y成分から垂直同期信号(V)及び水平同期信号(H)を検出し、その同期タイミングをDSP12に通知する。
【0043】
フォーマッタ25は、入力された輝度信号Y及び色差信号(Cr/Cb)に、外部から入力されるOSD(On Screen Display)信号を合成する。フォーマッタ25から出力された輝度信号Y及び色差信号(Cr/Cb)は、FIFO26に供給される。
【0044】
FIFO26は、第2のタイミング信号T2に同期して周期が不揃いな状態で入力される輝度信号Y及び色差信号(Cr/Cb)を一旦記憶し、例えば外部から入力される13.5MHzのクロックタイミングで読み出し、スムージングした状態でデータを出力する。
【0045】
つぎに、WST検出処理について説明をする。
【0046】
まず、WST信号のフォーマットについて説明をする。
【0047】
WST信号は、PAL信号の垂直ブランキング期間のライン番号6H〜22H及び318H〜335H間に挿入されている。挿入されている信号は、NRZ(Non Return to Zero)フォーマットのデジタルデータである。データレートは、6.9375MHz±25ppmで、水平同期周波数fH(15.625kHz)の444倍で定義されている。1水平ライン内には、45byteのデータが挿入される。従って、フレーム単位では、1530byte(45byte×34line)の情報量となる。
【0048】
図2に、1ライン中に挿入されているWST信号の波形図を示す。
【0049】
WST信号は、水平同期信号のエッジから10.3us(+0.4〜−1.0us)経過した位置から挿入され始める。WST信号は、45byteの先頭の2バイトが、PLLクロックを同期させるためのクロックランイン信号(0、1を繰り返す信号)となっている。続く、3バイト目は、フレーミングコードとなっている。そして、4バイト目以降に、情報ビットが含まれるデータ領域となっている。
【0050】
また、データ領域の中の先頭及び2番目のバイト目(すなわち、全体として4バイト目及び5バイト目)は、8:4のハミング符号が含まれたデータ構成とされている。すなわち、データ領域の中の先頭及び2バイト目は、図3に示すように、8ビットのうちの4ビットがパリティビットとなっている。
【0051】
図4に、WST検出回路16の回路構成図を示す。なお、この図4には、WST検出処理に関連するDSP12,A/Dコンバータ13,SYNC回路15も一緒に図示している。
【0052】
WST検出回路16は、第3のタイミング発振器(DTO)21と、第3のサンプリングレートコンバータ(SRC)22と、WSTデコード回路23とを備えて構成されている。
【0053】
第3のDTO31は、第3のタイミング信号T3を生成し、生成した第3のタイミング信号T3を第3のSRC31に供給する。第3のタイミング信号T3は、システムクロックCsに同期した信号で、且つ、パルス発生周期を平均化したときに第3の仮想クロックCv3の周期に一致する信号である。
【0054】
ここで、第3の仮想クロックCv3は、WST信号のデータクロック(6.9375MHz)の2倍の周波数である。すなわち、水平同期周波数fH(=6.9375MHz)の888倍の周波数の13.875MHzである。
【0055】
このような第3の仮想クロックCv3に対して、第3のタイミング信号T3は、システムクロックCsと同期した信号である。第3の仮想クロックCv3とシステムクロックCsとはなんら逓倍関係がない。そのため、第3の仮想クロックCv3と第3のタイミング信号T3との間も、同期していない。従って、第3のタイミング信号T3は、パルス発生周期を平均化したときには第3の仮想クロックCv3の周期に一致するが、つまり、長期的にサンプリング周波数を平均化すれば第3の仮想クロックCv3の周波数に一致するが、各々のサンプリング間隔をみれば周期が一定でない不揃いな信号となる。
【0056】
第3のSRC32には、A/Dコンバータ13から出力されるシステムクロックCsでサンプリングされコンポジット映像信号が入力される。第3のSRC32は、アナログのコンポジット映像信号を第3の仮想クロックCv3でサンプリングした場合における各サンプリングポイントの各信号レベルを、システムクロックCsでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから補間することにより求める。すなわち、第3のSRC32は、コンポジット映像信号のサンプリングタイミングを、システムクロックCsから第3の仮想クロックCv3(13.875MHz)へ変換する、いわゆるサンプリングレート変換をする。そして、第3のSRC32は、レート変換を行った後の各サンプル信号を、第3のDTO31により生成された第3のタイミング信号T3に同期させて出力する。
【0057】
従って、第3のSRC31からは、データそのものは第3の仮想クロックCv3(13.875MHz)のタイミングでサンプリングされた値の信号であるが、その出力タイミングがシステムクロックCsに同期した、サンプル周期が一定ではない不揃いの状態のコンポジット映像信号が出力される。
【0058】
第3の仮想クロックCv3へサンプリングレート変換がされたコンポジット映像信号は、WSTデコード回路33に供給される。
【0059】
WSTデコード回路33は、サンプリングレートが変換されたコンポジット映像信号から、WST信号を復号する。
【0060】
つぎに、上述した第3のDTO31についてさらに詳細に説明をする。
【0061】
図5に、第3のDTO31の回路構成図を示す。
【0062】
第3のDTO31は、アダー回路41と、遅延素子42とから構成されている。この第3のDTO31を構成する各回路は、システムクロックCsのタイミングで動作をする。
【0063】
アダー回路41には、傾き値Aと、遅延素子42が格納している前サンプルにおける加算値Yとが入力される。アダー回路41は、傾き値Aと前サンプル加算値Yと加算して、現サンプル加算値(A+Y)を出力する。この現サンプル加算値(A+Y)は、遅延素子42に格納され、次のクロックタイミングで、遅延素子42からアダー回路41に前サンプル加算値Yとしてフィードバックされる。
すなわち、アダー回路41と遅延素子42とで、各サンプル毎に傾き値Aを累積加算していく。なお、この累積加算出力を、以下、アダー出力Yと呼ぶ。
【0064】
また、このアダー回路41は、その出力がNビットの範囲で表現されるようになっている。つまり、“N2”までしか出力できず、それ以上の値はオーバーフローとなる。アダー回路41は、もし、加算結果が“N2”を越えてオーバーフローした場合には、“N2”を越えたあまり値を0から折り返して出力する。すなわち、加算結果(A+Y)がN2を以上となった場合には、{(A+Y)−N2}が出力されることとなる。また、さらに、このアダー回路41は、オーバーフローする場合には、オーバーフローフラグが出力される。
【0065】
第3のDTO31は、図6に示すように、このオーバーフローフラグを第1のタイミング信号T1として出力する。
【0066】
なお、第1のDTO17,第2のDTO21も、この第3のDTO31と同一の回路構成となる。
【0067】
ところで、第3のタイミング信号T3はオーバーフローフラグであることから、その周期は、図7に示すアダー出力Yの点線で表される傾きで制御することができる。このアダー出力Yの傾きは、傾き値Aにより制御することができる。すなわち、傾き値Aの値を大きくすれば、第3のタイミング信号T3の周波数を高くする方向に制御することができ、傾き値Aを小さくすれば、第3のタイミング信号T3の周波数を低くする方向に制御することができる。
【0068】
ここで、第3のタイミング信号T3の目標周波数は、水平同期周波数fHの888倍である。つまり、図7に示すように、水平同期信号(Hsync)の発生間隔内に、888回のパルスが発生するように、傾き値Aを調整すればよい。
【0069】
従って、DSP12では、水平同期信号(Hsync)を参照して、水平同期信号(Hsync)の発生間隔内にオーバーフローフラグは888回発生するように、上記DSO31に与える傾き値Aを調整している。
【0070】
つぎに、第3のSRC32について詳細に説明をする。
【0071】
第3のSRC32は、例えば、図8に示すような、FIRフィルタを用いた補間フィルタにより構成することができる。ここでは、9タップのFIRフィルタを用いた例を示す。
【0072】
第3のSRC32は、図8に示すように、第1から第8の遅延回路51〜58と、第1〜第9の乗算器61〜69と、加算器70とにより、9タップのFIRフィルタを構成している。
【0073】
また、この第3のSRC32は、各乗算器61〜69にタップ係数を与える係数ROM71と、加算器70からのフィルタリング出力を第3のタイミング信号T3で取り込むレジスタ72とを有している。
【0074】
この第3のSRC32では、各遅延素子をシステムクロックCsで動作させ、第3のタイミング信号T3で得られる補間結果のみレジスタ72に取り込み、補間結果として出力している。
【0075】
ここで、第3のSRC32では、システムクロックCsでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから、第3の仮想クロックCv3(fH×888)でコンポジット映像信号をサンプリングしたときの各信号レベルを補間するのであるが、システムクロックCsと第3の仮想クロックCv3とは周波数が異なっているため、システムクロックCsと第3の仮想クロックCv3との位相ずれを考慮して、補間を行わなければならない。さらに、その位相ずれは各サンプル毎変動していくので、FIRフィルタのタップ係数を各サンプル毎変化させていかなければならない。
【0076】
図9に、第3のSRC32に関係する各信号のタイミングチャートを示す。
【0077】
図9(A)に示した信号は、入力されるコンポジット映像信号である。このコンポジット映像信号上に示した白丸及び黒丸は、システムクロックCsでのサンプリングポイントを示している。また、各点のうち黒丸で示している部分は、第3のタイミング信号T3に同期した位置のサンプル点である。図9(B)は、システムクロックCsを示している。図9(C)は、第3のタイミング信号T3を示している。また、図9(D)は、第1のDTO16のアダー出力Yを示している。図9(E)は、第3の仮想クロックCv3を示している。
【0078】
ここで、システムクロックCsの所定のサンプリングポイントをD(0)とする。このD(0)は、第3のタイミング信号T3に同期したサンプリングポイントである。この所定のサンプリングポイントの信号D(0)から所定の位相差θをもった、第3の仮想クロックCv3の所定のサンプリングポイントの信号Dreal(0)を、FIRフィルタにより補間して求めるとする。
【0079】
まず、位相差θは、図9に示すように、D(0)出力時、つまり、第3のタイミング信号T3がアサートされたときにおける、アダー出力Yで表される。これは、アダー出力Yが、0からオーバーフローするまでの値が仮想クロックCv3の周期に対応するように、DSP12により傾き値Aが予め設定されているからである。
【0080】
そして、この位相差θは、図10に示すように、FIRフィルタのインパルス応答の遅延量Tに対応する。
【0081】
すなわち、第3の仮想クロックCv3の所定のサンプリングポイントの信号であるDreal(0)は、FIRフィルタのインパルス応答に所定の窓関数をかけて得られる基本のタップ係数から、所定の時間Tの遅延量補正をかけたタップ係数(K'(-4),K'(-3),K'(-2),K'(-1),K'(0),K'(1),K'(2),K'(3),K'(4))により以下のように求めることができる。
【0082】
Dreal(0)=K'(-4)*D(-4)+K'(-3)*D(-3)+K'(-2)*D(-2)
+K'(-1)*D(-1)+K'(0)*D(0)
+K'(1)*D(1)+K'(2)*D(2)+K'(3)*D(3)+K'(4)*D(4)
従って、位相遅延量θと、その遅延量θに対応したタップ係数群を予め係数ROM71に格納しておき、アダー出力Yをアドレスとしてそのタップ係数を読み出し、読み出したタップ係数を各乗算器61〜69に与えれば、適宜位相ずれを補正した補間処理を行うことができる。
【0083】
なお、第1のSRC18,第2のSRC22も、この第3のSRC32と同一の回路構成となる。
【0084】
つぎに、WSTデコーダ33について詳細に説明をする。
【0085】
WSTデコーダ33は、図11に示すように、2値化回路81と、分割回路82と、第1のWSTスライス回路83と、第2のWSTスライス回路84と、パリティ判別回路85と、セレクタ86とを備えて構成される。
【0086】
2値化回路81には、第3の仮想クロック(fH×888)でサンプリングされたコンポジット映像信号が入力される。2値化回路81は、入力されたコンポジット映像信号を所定のスライスレベルで2値化する。このスライスレベルは、DSP12により適宜制御される。2値化されたコンポジット映像信号は、分割回路82に供給される。
【0087】
分割回路82は、第3の仮想クロック(fH×888)でサンプリングされたコンポジット映像信号を、1サンプル毎交互に分割して、2つの信号に振り分ける。この結果、fH×888でサンプリングされたコンポジット映像信号が、fH×444でサンプリングされた2つの信号に変換される。出力される2つの信号は、サンプリングポイントの位相が互いに異なる2つ信号となる。なお、一方の信号を第1相信号と呼び、他方の信号を第2相信号と呼ぶ。
【0088】
第1相信号は、第1のWSTスライス回路83に供給され、第2相信号は、第2のWSTスライス回路84に供給される。
【0089】
第1のWSTスライス回路83は、DSP12から供給される水平同期信号(Hsync)及びライン番号情報(lineNo.)とに基づき、入力された第1相信号に対して、WSTが挿入されているライン番号6H〜22H及び318H〜335Hを特定する。WSTが挿入されているラインとなると、そのラインに挿入されているデータからフレームコードを認識し、フレームコードに続く39バイトのWST情報を抽出する。第1相信号から抽出したWST情報は、1ライン毎にパリティ判別回路85及びセレクタ86に供給される。
【0090】
第2のWSTスライス回路83は、第2相信号に対して、第1のWSTスライス回路83と同様の処理を行う。第2相信号から抽出されたWST情報は、1ライン毎にパリティ判別回路85及びセレクタ86に供給される。
【0091】
パリティ判別回路85は、第1相信号及び第2相信号から抽出された2つのWST情報に対して、それぞれ8:4のハミングコードチェックを行う。パリティ判別回路85は、図12に示すように、8:4ハミングコードで規定されている、3ビットのハミングチェック(P1〜P3)と、1ビットのパリティチェック(P4)とを行い、各バイトの信頼性の判断を行う。
【0092】
信頼性のレベルは、P1−P3のハミングチェックの結果が“全て正しい(All correct)”且つP4のパリティチェックの結果が“正しい(Correct)”の場合が一番高い。続いて、P1−P3のハミングチェックの結果が“全て正しい(All correct)”且つP4のパリティチェックの結果が“正しくない(Not correct)”の場合が次に高い。続いて、P1−P3のハミングチェックの結果が“全ては正しくない(Not all correct)”且つP4のパリティチェックの結果が“正しい(Correct)”の場合が次に高い。続いて、P1−P3のハミングチェックの結果が“全ては正しくない(Not all correct)”且つP4のパリティチェックの結果が“正しくない(Not correct)”の場合が一番低い。
【0093】
パリティ判別回路85は、以上の信頼性判断の結果、より信頼性の高い一方の相のWST情報を特定する。
【0094】
そして、セレクタ86は、パリティ判別回路86の判別結果に基づき、第1相信号と第2相信号のうち、信頼性の高い方のWST情報を選択して出力する。
【0095】
以上のように、WST検出回路16では、第3のDTO31及び第3のSRC32を設け、WSTデータクロックと非同期のシステムクロックCsによって、WSTデータを抽出している。そのため、PALのコンポジット映像信号のクロマデコーダやラインクロック出力回路といった他の周波数のシステムクロックを必要とするモジュールと同一のシステムクロックを用いることが可能となり、そのためこれらのモジュールとともに1つの基板上に実装したり1つのチップ上に集積化することが可能となる。
【0096】
また、WSTデータと非同期のシステムクロックCsによってWSTデータを抽出すると、サンプリングクロックとWSTデータクロックとの周波数が一致していたとしても、位相同期を取ることができない。もし、位相同期を取れないと、例えば、WSTデータのデータ変化点近傍にサンプリングポイントが一致してしまい可能性が生じ、安定したデータ抽出をできない。そのため、本WST検出回路16では、サンプリングタイミングをWSTデータクロックの2倍(fH×888)の周波数に設定しておき、1つのWSTデータに対して位相が異なる位置で2回サンプリングを行うようにする。そして、2倍の周波数でサンプリングされた各サンプリングポイントを、1サンプル毎に時分割で交互に振り分け、WSTデータクロック数と同一のサンプル数の2つのデータを生成する。このようにすることによって、少なくとも一方のデータは、安定した同期位置でWSTデータを抽出できることとなり、位相同期が取れないことによる問題を解決することができる。
【0097】
そして、本WST検出回路16は、2つの位相で検出した2つのWSTデータに対して、それぞれ信頼性を判断し、信頼性の高い片方のデータのみを出力するようにする。
【0098】
なお、本WST検出回路16は、WSTのデータフォーマットで定められているハミングコードを参照することによって、信頼性の判断を行っている。このため、この信頼性の判断を、高精度且つ簡単に行うことができる。
【0099】
【発明の効果】
本発明にかかる付加情報復号装置では、任意の1つのシステムクロックに同期させたタイミング信号を生成し、垂直ブランキング期間に挿入されている符号化データの本来のクロックと上記タイミング信号との間で生じる誤差を補間し、符号化データの本来のクロックでサンプリングした値を算出する。そして、この算出した値を上記タイミング信号に同期させて出力する。このことによって、クロマデコード処理、出力信号タイミングへの周波数変換処理、符号化データの復号処理を、1つのシステムクロックのみで行えるようにする。さらに、この付加情報復号装置は、符号化データをデータレートの2倍の逓倍でサンプリングして、位相をずらしてサンプリングした2つの符号化データを復号し、その2つの符号化データのうち信頼性の高い方のデータを出力する。
【0100】
このため、本発明にかかる付加情報復号装置では、コンポジット映像信号中に挿入されているWST信号等の符号化データを復号する際に必要となるシステムクロックに対する制約を取り除き、例えばクロマデコーダやラインクロック出力回路といった他の周波数のシステムクロックを必要とするモジュールとともに、1つの基板上に実装したり1つのチップ上に集積化することができる。
【0101】
また、この付加情報復号装置では、符号化データをデータレートの2倍の逓倍でサンプリングして、位相をずらしてサンプリングした2つの符号化データを復号しているので、上記符号化データの信号クロックと位相同期がとられていないシステムクロックによりサンプリングを行ったとしても、少なくともいずれか一方のデータについては、位相同期が取られたデータとなる。
【図面の簡単な説明】
【図1】本発明を適用したクロマデコーダのブロック構成を示す図である。
【図2】WST信号の波形を示す図である。
【図3】WST信号に含まれている8:4ハミングコードについて説明するための図である。
【図4】上記クロマデコーダ内のWST検出回路の回路構成を示す図である。
【図5】上記WST検出回路内のDTOの回路構成を示す図である。
【図6】上記DSOの出力信号のタイミングチャートである。
【図7】上記DSOに設定する仮想クロックの周波数の制御について説明するための図である。
【図8】上記WST検出回路内のSRCの回路構成を示す図である。
【図9】上記SRCに関する信号のタイミングチャートである。
【図10】FIRフィルタのインパルス応答を示す波形図である。
【図11】上記WST検出回路内のWSTデコード回路の回路構成を示す図である。
【図12】8:4ハミングコードの計算結果について説明するための図である。
【符号の説明】
1 クロマデコーダ、11 システムクロック発振器、12 デジタルシグナルプロセッサ、13 アナログ/デジタルコンバータ、15,24 同期検出回路、16 WST検出回路、17 第1のタイミング発振器、18 第1のサンプリングレートコンバータ、19 輝度/クロマ分離回路、20 クロマ復調回路、21 第2のタイミング発振器、22 第2のサンプリングレートコンバータ、23 視覚補正回路、25 フォーマッタ、26 ファーストイン/ファーストアウトメモリ、31 第3のタイミング発振器、32 第3のサンプリングレートコンバータ、33 WSTデコード回路
【発明の属する技術分野】
本発明は、例えばPAL信号におけるWST信号のようなコンポジット映像信号の垂直ブランキング期間内に挿入されている符号化データを復号する付加情報復号装置に関するものである。
【0002】
【従来の技術】
テレビジョン信号の信号規格であるPAL方式では、例えば、交通情報や天気情報といった情報をテキストで表したWST(Word System Telatext)信号を、映像信号の付加情報として挿入することが規定されている。
【0003】
通常、このWST信号を復号する場合、データクロック(6.9375MHz水平同期周期fhの444倍の周波数)をPLL等を用いて再生して、抽出が行われる。
【0004】
【発明が解決しようとする課題】
ところで、近年、テレビジョン信号の復調装置のデジタル化が進んでいる。
【0005】
PAL方式のコンポジット映像信号のデジタル復調を行う場合、クロマデコード処理を行うために色搬送波周波数(4.43MHz)の4倍のシステムクロックが必要となる。また、ITU−R601に規定されるデジタルコンポーネント信号でクロマデコードした映像信号を出力する場合には、さらに、ラインロック出力周波数(13.5MHz)のシステムクロックが必要となる。
【0006】
また、WST信号をデジタル復調する場合、6.9375MHzのシステムクロックが必要となる。
【0007】
このため、PALのコンポジット映像信号に対して、クロマデコード,ラインクロック出力,WSTデータ復号の3つの処理をデジタルで行う場合には、少なくとも3種類のシステムクロックが必要となってしまう。
【0008】
しかしながら、複数のシステムクロックを1つの基板上や1つの半導体チップ上に実装した場合、クロック間相互で干渉が発生し、その干渉信号が例えばA/Dコンバータのアナログ入力に回り込み、その結果、画面上にビート上のノイズが発生してしまう。そのため、上記3つのデジタル処理を行うモジュールを、例えば1つの基板や1つの半導体チップ上に作成することは、以上のようなシステムクロックの制約により非常に困難であった。
【0009】
本発明は、このような実情を鑑みてなされたものであり、コンポジット映像信号中に挿入されているWST信号等の符号化データを復号する際に必要となるシステムクロックに対する制約を取り除き、例えばクロマデコーダやラインクロック出力回路といった他の周波数のシステムクロックを必要とするモジュールとともに、1つの基板上に実装したり1つのチップ上に集積化することを可能としたテレビジョン信号の付加情報復号装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明にかかる付加情報復号装置は、コンポジット映像信号の垂直ブランキング期間内に挿入されている符号化データを復号する付加情報復号装置であって、所定の周波数のシステムクロックでサンプリングされたコンポジット映像信号のサンプリングポイントから、仮想クロックのタイミングに対応したサンプリングポイントを抽出し、抽出したサンプリングポイントに同期したタイミング信号を生成するタイミング信号生成手段と、上記システムクロックでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから、上記仮想クロックのサンプリングポイントにおける信号レベルを補間して、仮想クロックでサンプリングされたコンポジット映像信号を生成し、この仮想クロックでサンプリングされたコンポジット映像信号を上記タイミング信号に同期させて出力する補間手段と、上記仮想クロックの周波数を、上記符号化データのデータレートの2倍の逓倍に制御する制御手段と、上記仮想クロックでサンプリングされたコンポジット映像信号の垂直ブランキング期間に含まれている信号を抽出し、抽出した信号を上記符号化データのデータレートの1/2周期単位で時分割することによって第1位相信号と第2の位相信号とを生成し、第1位相信号及び第2の位相信号をそれぞれ復号して2つの符号化データを生成し、2つの符号化データを比較して一方の符号化データを選択して出力する符号化データ復号手段とを備える。
【0011】
この付加情報復号装置では、任意の1つのシステムクロックに同期させたタイミング信号を生成し、垂直ブランキング期間に挿入されている符号化データの本来のクロックと上記タイミング信号との間で生じる誤差を補間し、符号化データの本来のクロックでサンプリングした値を算出する。そして、この算出した値を上記タイミング信号に同期させて出力する。このことによって、クロマデコード処理、出力信号タイミングへの周波数変換処理、符号化データの復号処理を、1つのシステムクロックのみで行えるようにする。さらに、この付加情報復号装置は、符号化データをデータレートの2倍の逓倍でサンプリングして、位相をずらしてサンプリングした2つの符号化データを復号し、その2つの符号化データのうち信頼性の高い方のデータを出力する。
【0012】
また、本発明にかかる付加情報復号装置は、上記符号化データに含まれているハミングコードを用いてエラーチェックを行い、2つの符号化データのうち信頼性の高い方のデータを出力する。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態として、本発明を適用したクロマデコーダについて説明をする。
【0014】
本実施の形態のクロマデコーダは、PAL方式のコンポジット映像信号を輝度信号及び色差信号に分離し、分離した輝度信号及び色差信号を、サンプリングクロックが13.5MHzのITU−R601勧告に基づくデジタル信号規格の映像信号にして出力する装置である。
【0015】
図1に本発明の実施の形態のクロマデコーダ1のブロック図を示す。
【0016】
クロマデコーダ1は、システムクロック発振器11と、デジタルシグナルプロセッサ(DSP)12と、アナログ/デジタルコンバータ(A/Dコンバータ)13と、クランプ回路14と、同期検出回路(SYNC回路)15と、WST検出回路16と、第1のタイミング発振器(DTO)17と、第1のサンプリングレートコンバータ(SRC)18と、輝度/クロマ分離回路(Y/C分離回路)19と、クロマ復調回路20と、第2のタイミング発振器(DTO)21と、第2のサンプリングレートコンバータ(SRC)22と、視覚補正回路23と、同期検出回路(SYNC回路)24と、フォーマッタ25と、ファーストイン/ファーストアウトメモリ(FIFO)26とを備えている。
【0017】
システムクロック発振器11は、システムクロックCsを発生し、本クロマデコーダ1内の各回路に供給する。本クロマデコーダ1内の各回路は、このシステムクロックCsに基づき動作する。このシステムクロックCsの周波数は、PALの色搬送波周波数fscの4倍(17.8MHz)を基本として、その2倍以上の周波数に設定するのが望ましい。例えば、システムクロックCsの周波数は、40MHzとする。
【0018】
DSP12は、本クロマデコーダ1内の各回路の制御を行う。
【0019】
A/Dコンバータ13には、外部から供給されたアナログのコンポジット映像信号(CVBS)が入力される。A/Dコンバータ11は、入力されたコンポジット映像信号をシステムクロックCsでサンプリングして、デジタルデータに変換する。
【0020】
クランプ回路14は、入力されたコンポジット映像信号のペデスタルレベルが一定となるように、クランプ処理を行う。
【0021】
SYNC回路15は、入力されたコンポジット映像信号から同期信号を抽出して、垂直同期タイミング、水平同期タイミングを検出する。同期タイミングは、DSP12に供給される。
【0022】
WST検出回路16は、A/Dコンバータ13によりサンプリングされたコンポジット映像信号から、垂直ブランキング期間に挿入されているWST信号を抽出して復号する。このWST検出回路16についての説明は、その詳細を後述する。
【0023】
以上のように、クランプ処理がされ、さらに、システムクロックCsでサンプリングされたデジタルのコンポジット映像信号は、第1のSRC18に供給される。
【0024】
第1のDTO17は、第1のタイミング信号T1を生成し、生成した第1のタイミング信号T1を第1のSRC18に供給する。第1のタイミング信号T1は、システムクロックCsに同期した信号で、且つ、パルス発生周期を平均化したときに第1の仮想クロックCv1の周期に一致する信号である。
【0025】
ここで、第1の仮想クロックCv1は、コンポジット映像信号からデジタル処理で輝度/色差分離をし、そののちデジタル処理でクロマ復調をするために必要となるサンプリングクロックである。すなわち、この第1の仮想クロックCv1は、PAL信号の色搬送波周波数fscの4倍(17.8MHz)の周波数のクロックである。
【0026】
このような第1の仮想クロックCv1に対して、第1のタイミング信号T1は、システムクロックCsと同期した信号である。第1の仮想クロックCv1とシステムクロックCsとはなんら逓倍関係がない。そのため、第1の仮想クロックCv1と第1のタイミング信号T1との間も、同期していない。従って、第1のタイミング信号T1は、パルス発生周期を平均化したときには第1の仮想クロックCv1の周期に一致するが、つまり、長期的にサンプリング周波数を平均化すれば第1の仮想クロックCv1の周波数に一致するが、各々のサンプリング間隔をみれば周期が一定でない不揃いな信号となる。
【0027】
なお、システムクロックCsの周波数が十分高ければ、第1の仮想クロックCv1の周波数は、以上の周波数の逓倍であってもよい。もっとも、第1の仮想クロックCv1の周波数は、第1のSRC18において行われるレート変換の精度を保つため、システムクロックCsの1/2以下の周波数となるような範囲で設定するのが望ましい。
【0028】
第1のSRC18は、アナログのコンポジット映像信号を第1の仮想クロックCv1でサンプリングした場合における各サンプリングポイントの各信号レベルを、システムクロックCsでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから補間することにより求める。すなわち、第1のSRC18は、コンポジット映像信号のサンプリングレートを、システムクロックCsから第1の仮想クロックCv1(17.8MHz)へ変換する、いわゆるサンプリングレート変換をする。そして、第1のSRC18は、レート変換を行った後の各サンプル信号を、第1のDTO17により生成された第1のタイミング信号T1に同期させて出力する。
【0029】
従って、第1のSRC18からは、データそのものは第1の仮想クロックCv1(17.8MHz)のタイミングでサンプリングされた値の信号であるが、その出力タイミングがシステムクロックCsに同期した、サンプル周期が一定ではない不揃いの状態のコンポジット映像信号が出力される。
【0030】
第1の仮想クロックCv1へサンプリングレート変換がされたコンポジット映像信号は、Y/C分離回路19に供給される。
【0031】
Y/C分離回路19は、第1の仮想クロックCv1でサンプリングされたコンポジット映像信号を、輝度信号Yと搬送色差信号C(色搬送波に変調された状態の色差信号)とに分離する。このY/C分離回路19は、コンポジット映像信号のサンプリングレートが第1の仮想クロックCv1(17.8MHz)となっていることにより、デジタル的に合理的に処理することができる。この輝度信号Yは、第2のSRC22に供給される。また、分離された搬送色差信号Cは、クロマ復調回路20に供給される。
【0032】
クロマ復調回路20は、第1の仮想クロックCv1でサンプリングされた搬送色差信号Cから色差信号(Cr/Cb)を直交復調する。このクロマ復調回路20は、搬送色差信号Cのサンプリングレートが第1の仮想クロックCv1(17.8MHz)となっていることにより、デジタル的に合理的に処理することができる。復調された色差信号(Cr/Cb)は第2のSRC22に供給される。
【0033】
なお、Y/C分離回路19及びクロマ復調回路20には、データサンプルが周期的に不揃いな状態で入力されるが、デジタル処理を行うので、問題なく処理を行うことができる。
【0034】
第2のDTO21は、第2のタイミング信号T2を生成し、生成した第2のタイミング信号T2を第2のSRC22に供給する。第2のタイミング信号T2は、第1のタイミング信号T1に同期した信号で、且つ、パルス発生周期を平均化したときに第2の仮想クロックCv2の周期に一致する信号である。
【0035】
ここで、第2の仮想クロックCv2は、本クロマデコーダ1から出力されるコンポーネント映像出力の出力クロックである。つまり、第2の仮想クロックは、ITU−R601勧告に基づくデジタル信号規格の13.5MHzのクロックである。
【0036】
このような第2の仮想クロックCv2に対して、第2のタイミング信号T2は、第1のタイミング信号T1に同期した信号、つまり、システムクロックCsに同期した信号である。第2の仮想クロックCv2とシステムクロックCsとはなんら逓倍関係がない。そのため、第2の仮想クロックCv2と第2のタイミング信号T2との間も、同期していない。従って、第2のタイミング信号T2は、パルス発生周期を平均化したときには第2の仮想クロックCv2の周期に一致するが、つまり、長期的にサンプリング周波数を平均化すれば第2の仮想クロックCv2の周波数に一致するが、各々のサンプリング間隔をみれば周期が一定でない不揃いな信号となる。
【0037】
第2のDTO21は、第2の仮想クロックCv2の周波数に基づき、第2のタイミング信号T2を生成する。
【0038】
第2のSRC22は、アナログの輝度信号Y及び色差信号(Cr/Cb)を第2の仮想クロックCv2でサンプリングした場合における各サンプリングポイントの各信号レベルを、第1の仮想クロックCv1でサンプリングされた輝度信号Y及び色差信号(Cr/Cb)の各サンプリングポイントの信号レベルから補間することにより求める。すなわち、第2のSRC22は、コンポジット映像信号のサンプリングレートを、第1の仮想クロックCv1から第2の仮想クロックCv2へ変換する、いわゆるサンプリングレート変換をする。そして、第2のSRC22は、レート変換を行った後の各サンプル信号を、第2のDTO21により生成された第2のタイミング信号T2に同期させて出力する。
【0039】
従って、第2のSRC22からは、データそのものは第2の仮想クロックCv2のタイミングでサンプリングされた値の信号であるが、その出力タイミングがシステムクロックCsに同期した、サンプル周期が一定ではない不揃いの状態のコンポジット映像信号が出力される。
【0040】
第2の仮想クロックCv2へサンプリングレート変換がされた輝度信号Yは、視覚補正回路23に供給される。また、第2の仮想クロックCv2へサンプリングレート変換がされた色差信号(Cr/Cb)はフォーマッタ25へ供給される。
【0041】
視覚補正回路23は、入力された輝度信号Yに対して階調補正を行って視覚補正を行う。視覚補正がされた輝度信号Yは、フォーマッタ25に供給される。
【0042】
SYNC回路24は、輝度信号Y成分から垂直同期信号(V)及び水平同期信号(H)を検出し、その同期タイミングをDSP12に通知する。
【0043】
フォーマッタ25は、入力された輝度信号Y及び色差信号(Cr/Cb)に、外部から入力されるOSD(On Screen Display)信号を合成する。フォーマッタ25から出力された輝度信号Y及び色差信号(Cr/Cb)は、FIFO26に供給される。
【0044】
FIFO26は、第2のタイミング信号T2に同期して周期が不揃いな状態で入力される輝度信号Y及び色差信号(Cr/Cb)を一旦記憶し、例えば外部から入力される13.5MHzのクロックタイミングで読み出し、スムージングした状態でデータを出力する。
【0045】
つぎに、WST検出処理について説明をする。
【0046】
まず、WST信号のフォーマットについて説明をする。
【0047】
WST信号は、PAL信号の垂直ブランキング期間のライン番号6H〜22H及び318H〜335H間に挿入されている。挿入されている信号は、NRZ(Non Return to Zero)フォーマットのデジタルデータである。データレートは、6.9375MHz±25ppmで、水平同期周波数fH(15.625kHz)の444倍で定義されている。1水平ライン内には、45byteのデータが挿入される。従って、フレーム単位では、1530byte(45byte×34line)の情報量となる。
【0048】
図2に、1ライン中に挿入されているWST信号の波形図を示す。
【0049】
WST信号は、水平同期信号のエッジから10.3us(+0.4〜−1.0us)経過した位置から挿入され始める。WST信号は、45byteの先頭の2バイトが、PLLクロックを同期させるためのクロックランイン信号(0、1を繰り返す信号)となっている。続く、3バイト目は、フレーミングコードとなっている。そして、4バイト目以降に、情報ビットが含まれるデータ領域となっている。
【0050】
また、データ領域の中の先頭及び2番目のバイト目(すなわち、全体として4バイト目及び5バイト目)は、8:4のハミング符号が含まれたデータ構成とされている。すなわち、データ領域の中の先頭及び2バイト目は、図3に示すように、8ビットのうちの4ビットがパリティビットとなっている。
【0051】
図4に、WST検出回路16の回路構成図を示す。なお、この図4には、WST検出処理に関連するDSP12,A/Dコンバータ13,SYNC回路15も一緒に図示している。
【0052】
WST検出回路16は、第3のタイミング発振器(DTO)21と、第3のサンプリングレートコンバータ(SRC)22と、WSTデコード回路23とを備えて構成されている。
【0053】
第3のDTO31は、第3のタイミング信号T3を生成し、生成した第3のタイミング信号T3を第3のSRC31に供給する。第3のタイミング信号T3は、システムクロックCsに同期した信号で、且つ、パルス発生周期を平均化したときに第3の仮想クロックCv3の周期に一致する信号である。
【0054】
ここで、第3の仮想クロックCv3は、WST信号のデータクロック(6.9375MHz)の2倍の周波数である。すなわち、水平同期周波数fH(=6.9375MHz)の888倍の周波数の13.875MHzである。
【0055】
このような第3の仮想クロックCv3に対して、第3のタイミング信号T3は、システムクロックCsと同期した信号である。第3の仮想クロックCv3とシステムクロックCsとはなんら逓倍関係がない。そのため、第3の仮想クロックCv3と第3のタイミング信号T3との間も、同期していない。従って、第3のタイミング信号T3は、パルス発生周期を平均化したときには第3の仮想クロックCv3の周期に一致するが、つまり、長期的にサンプリング周波数を平均化すれば第3の仮想クロックCv3の周波数に一致するが、各々のサンプリング間隔をみれば周期が一定でない不揃いな信号となる。
【0056】
第3のSRC32には、A/Dコンバータ13から出力されるシステムクロックCsでサンプリングされコンポジット映像信号が入力される。第3のSRC32は、アナログのコンポジット映像信号を第3の仮想クロックCv3でサンプリングした場合における各サンプリングポイントの各信号レベルを、システムクロックCsでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから補間することにより求める。すなわち、第3のSRC32は、コンポジット映像信号のサンプリングタイミングを、システムクロックCsから第3の仮想クロックCv3(13.875MHz)へ変換する、いわゆるサンプリングレート変換をする。そして、第3のSRC32は、レート変換を行った後の各サンプル信号を、第3のDTO31により生成された第3のタイミング信号T3に同期させて出力する。
【0057】
従って、第3のSRC31からは、データそのものは第3の仮想クロックCv3(13.875MHz)のタイミングでサンプリングされた値の信号であるが、その出力タイミングがシステムクロックCsに同期した、サンプル周期が一定ではない不揃いの状態のコンポジット映像信号が出力される。
【0058】
第3の仮想クロックCv3へサンプリングレート変換がされたコンポジット映像信号は、WSTデコード回路33に供給される。
【0059】
WSTデコード回路33は、サンプリングレートが変換されたコンポジット映像信号から、WST信号を復号する。
【0060】
つぎに、上述した第3のDTO31についてさらに詳細に説明をする。
【0061】
図5に、第3のDTO31の回路構成図を示す。
【0062】
第3のDTO31は、アダー回路41と、遅延素子42とから構成されている。この第3のDTO31を構成する各回路は、システムクロックCsのタイミングで動作をする。
【0063】
アダー回路41には、傾き値Aと、遅延素子42が格納している前サンプルにおける加算値Yとが入力される。アダー回路41は、傾き値Aと前サンプル加算値Yと加算して、現サンプル加算値(A+Y)を出力する。この現サンプル加算値(A+Y)は、遅延素子42に格納され、次のクロックタイミングで、遅延素子42からアダー回路41に前サンプル加算値Yとしてフィードバックされる。
すなわち、アダー回路41と遅延素子42とで、各サンプル毎に傾き値Aを累積加算していく。なお、この累積加算出力を、以下、アダー出力Yと呼ぶ。
【0064】
また、このアダー回路41は、その出力がNビットの範囲で表現されるようになっている。つまり、“N2”までしか出力できず、それ以上の値はオーバーフローとなる。アダー回路41は、もし、加算結果が“N2”を越えてオーバーフローした場合には、“N2”を越えたあまり値を0から折り返して出力する。すなわち、加算結果(A+Y)がN2を以上となった場合には、{(A+Y)−N2}が出力されることとなる。また、さらに、このアダー回路41は、オーバーフローする場合には、オーバーフローフラグが出力される。
【0065】
第3のDTO31は、図6に示すように、このオーバーフローフラグを第1のタイミング信号T1として出力する。
【0066】
なお、第1のDTO17,第2のDTO21も、この第3のDTO31と同一の回路構成となる。
【0067】
ところで、第3のタイミング信号T3はオーバーフローフラグであることから、その周期は、図7に示すアダー出力Yの点線で表される傾きで制御することができる。このアダー出力Yの傾きは、傾き値Aにより制御することができる。すなわち、傾き値Aの値を大きくすれば、第3のタイミング信号T3の周波数を高くする方向に制御することができ、傾き値Aを小さくすれば、第3のタイミング信号T3の周波数を低くする方向に制御することができる。
【0068】
ここで、第3のタイミング信号T3の目標周波数は、水平同期周波数fHの888倍である。つまり、図7に示すように、水平同期信号(Hsync)の発生間隔内に、888回のパルスが発生するように、傾き値Aを調整すればよい。
【0069】
従って、DSP12では、水平同期信号(Hsync)を参照して、水平同期信号(Hsync)の発生間隔内にオーバーフローフラグは888回発生するように、上記DSO31に与える傾き値Aを調整している。
【0070】
つぎに、第3のSRC32について詳細に説明をする。
【0071】
第3のSRC32は、例えば、図8に示すような、FIRフィルタを用いた補間フィルタにより構成することができる。ここでは、9タップのFIRフィルタを用いた例を示す。
【0072】
第3のSRC32は、図8に示すように、第1から第8の遅延回路51〜58と、第1〜第9の乗算器61〜69と、加算器70とにより、9タップのFIRフィルタを構成している。
【0073】
また、この第3のSRC32は、各乗算器61〜69にタップ係数を与える係数ROM71と、加算器70からのフィルタリング出力を第3のタイミング信号T3で取り込むレジスタ72とを有している。
【0074】
この第3のSRC32では、各遅延素子をシステムクロックCsで動作させ、第3のタイミング信号T3で得られる補間結果のみレジスタ72に取り込み、補間結果として出力している。
【0075】
ここで、第3のSRC32では、システムクロックCsでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから、第3の仮想クロックCv3(fH×888)でコンポジット映像信号をサンプリングしたときの各信号レベルを補間するのであるが、システムクロックCsと第3の仮想クロックCv3とは周波数が異なっているため、システムクロックCsと第3の仮想クロックCv3との位相ずれを考慮して、補間を行わなければならない。さらに、その位相ずれは各サンプル毎変動していくので、FIRフィルタのタップ係数を各サンプル毎変化させていかなければならない。
【0076】
図9に、第3のSRC32に関係する各信号のタイミングチャートを示す。
【0077】
図9(A)に示した信号は、入力されるコンポジット映像信号である。このコンポジット映像信号上に示した白丸及び黒丸は、システムクロックCsでのサンプリングポイントを示している。また、各点のうち黒丸で示している部分は、第3のタイミング信号T3に同期した位置のサンプル点である。図9(B)は、システムクロックCsを示している。図9(C)は、第3のタイミング信号T3を示している。また、図9(D)は、第1のDTO16のアダー出力Yを示している。図9(E)は、第3の仮想クロックCv3を示している。
【0078】
ここで、システムクロックCsの所定のサンプリングポイントをD(0)とする。このD(0)は、第3のタイミング信号T3に同期したサンプリングポイントである。この所定のサンプリングポイントの信号D(0)から所定の位相差θをもった、第3の仮想クロックCv3の所定のサンプリングポイントの信号Dreal(0)を、FIRフィルタにより補間して求めるとする。
【0079】
まず、位相差θは、図9に示すように、D(0)出力時、つまり、第3のタイミング信号T3がアサートされたときにおける、アダー出力Yで表される。これは、アダー出力Yが、0からオーバーフローするまでの値が仮想クロックCv3の周期に対応するように、DSP12により傾き値Aが予め設定されているからである。
【0080】
そして、この位相差θは、図10に示すように、FIRフィルタのインパルス応答の遅延量Tに対応する。
【0081】
すなわち、第3の仮想クロックCv3の所定のサンプリングポイントの信号であるDreal(0)は、FIRフィルタのインパルス応答に所定の窓関数をかけて得られる基本のタップ係数から、所定の時間Tの遅延量補正をかけたタップ係数(K'(-4),K'(-3),K'(-2),K'(-1),K'(0),K'(1),K'(2),K'(3),K'(4))により以下のように求めることができる。
【0082】
Dreal(0)=K'(-4)*D(-4)+K'(-3)*D(-3)+K'(-2)*D(-2)
+K'(-1)*D(-1)+K'(0)*D(0)
+K'(1)*D(1)+K'(2)*D(2)+K'(3)*D(3)+K'(4)*D(4)
従って、位相遅延量θと、その遅延量θに対応したタップ係数群を予め係数ROM71に格納しておき、アダー出力Yをアドレスとしてそのタップ係数を読み出し、読み出したタップ係数を各乗算器61〜69に与えれば、適宜位相ずれを補正した補間処理を行うことができる。
【0083】
なお、第1のSRC18,第2のSRC22も、この第3のSRC32と同一の回路構成となる。
【0084】
つぎに、WSTデコーダ33について詳細に説明をする。
【0085】
WSTデコーダ33は、図11に示すように、2値化回路81と、分割回路82と、第1のWSTスライス回路83と、第2のWSTスライス回路84と、パリティ判別回路85と、セレクタ86とを備えて構成される。
【0086】
2値化回路81には、第3の仮想クロック(fH×888)でサンプリングされたコンポジット映像信号が入力される。2値化回路81は、入力されたコンポジット映像信号を所定のスライスレベルで2値化する。このスライスレベルは、DSP12により適宜制御される。2値化されたコンポジット映像信号は、分割回路82に供給される。
【0087】
分割回路82は、第3の仮想クロック(fH×888)でサンプリングされたコンポジット映像信号を、1サンプル毎交互に分割して、2つの信号に振り分ける。この結果、fH×888でサンプリングされたコンポジット映像信号が、fH×444でサンプリングされた2つの信号に変換される。出力される2つの信号は、サンプリングポイントの位相が互いに異なる2つ信号となる。なお、一方の信号を第1相信号と呼び、他方の信号を第2相信号と呼ぶ。
【0088】
第1相信号は、第1のWSTスライス回路83に供給され、第2相信号は、第2のWSTスライス回路84に供給される。
【0089】
第1のWSTスライス回路83は、DSP12から供給される水平同期信号(Hsync)及びライン番号情報(lineNo.)とに基づき、入力された第1相信号に対して、WSTが挿入されているライン番号6H〜22H及び318H〜335Hを特定する。WSTが挿入されているラインとなると、そのラインに挿入されているデータからフレームコードを認識し、フレームコードに続く39バイトのWST情報を抽出する。第1相信号から抽出したWST情報は、1ライン毎にパリティ判別回路85及びセレクタ86に供給される。
【0090】
第2のWSTスライス回路83は、第2相信号に対して、第1のWSTスライス回路83と同様の処理を行う。第2相信号から抽出されたWST情報は、1ライン毎にパリティ判別回路85及びセレクタ86に供給される。
【0091】
パリティ判別回路85は、第1相信号及び第2相信号から抽出された2つのWST情報に対して、それぞれ8:4のハミングコードチェックを行う。パリティ判別回路85は、図12に示すように、8:4ハミングコードで規定されている、3ビットのハミングチェック(P1〜P3)と、1ビットのパリティチェック(P4)とを行い、各バイトの信頼性の判断を行う。
【0092】
信頼性のレベルは、P1−P3のハミングチェックの結果が“全て正しい(All correct)”且つP4のパリティチェックの結果が“正しい(Correct)”の場合が一番高い。続いて、P1−P3のハミングチェックの結果が“全て正しい(All correct)”且つP4のパリティチェックの結果が“正しくない(Not correct)”の場合が次に高い。続いて、P1−P3のハミングチェックの結果が“全ては正しくない(Not all correct)”且つP4のパリティチェックの結果が“正しい(Correct)”の場合が次に高い。続いて、P1−P3のハミングチェックの結果が“全ては正しくない(Not all correct)”且つP4のパリティチェックの結果が“正しくない(Not correct)”の場合が一番低い。
【0093】
パリティ判別回路85は、以上の信頼性判断の結果、より信頼性の高い一方の相のWST情報を特定する。
【0094】
そして、セレクタ86は、パリティ判別回路86の判別結果に基づき、第1相信号と第2相信号のうち、信頼性の高い方のWST情報を選択して出力する。
【0095】
以上のように、WST検出回路16では、第3のDTO31及び第3のSRC32を設け、WSTデータクロックと非同期のシステムクロックCsによって、WSTデータを抽出している。そのため、PALのコンポジット映像信号のクロマデコーダやラインクロック出力回路といった他の周波数のシステムクロックを必要とするモジュールと同一のシステムクロックを用いることが可能となり、そのためこれらのモジュールとともに1つの基板上に実装したり1つのチップ上に集積化することが可能となる。
【0096】
また、WSTデータと非同期のシステムクロックCsによってWSTデータを抽出すると、サンプリングクロックとWSTデータクロックとの周波数が一致していたとしても、位相同期を取ることができない。もし、位相同期を取れないと、例えば、WSTデータのデータ変化点近傍にサンプリングポイントが一致してしまい可能性が生じ、安定したデータ抽出をできない。そのため、本WST検出回路16では、サンプリングタイミングをWSTデータクロックの2倍(fH×888)の周波数に設定しておき、1つのWSTデータに対して位相が異なる位置で2回サンプリングを行うようにする。そして、2倍の周波数でサンプリングされた各サンプリングポイントを、1サンプル毎に時分割で交互に振り分け、WSTデータクロック数と同一のサンプル数の2つのデータを生成する。このようにすることによって、少なくとも一方のデータは、安定した同期位置でWSTデータを抽出できることとなり、位相同期が取れないことによる問題を解決することができる。
【0097】
そして、本WST検出回路16は、2つの位相で検出した2つのWSTデータに対して、それぞれ信頼性を判断し、信頼性の高い片方のデータのみを出力するようにする。
【0098】
なお、本WST検出回路16は、WSTのデータフォーマットで定められているハミングコードを参照することによって、信頼性の判断を行っている。このため、この信頼性の判断を、高精度且つ簡単に行うことができる。
【0099】
【発明の効果】
本発明にかかる付加情報復号装置では、任意の1つのシステムクロックに同期させたタイミング信号を生成し、垂直ブランキング期間に挿入されている符号化データの本来のクロックと上記タイミング信号との間で生じる誤差を補間し、符号化データの本来のクロックでサンプリングした値を算出する。そして、この算出した値を上記タイミング信号に同期させて出力する。このことによって、クロマデコード処理、出力信号タイミングへの周波数変換処理、符号化データの復号処理を、1つのシステムクロックのみで行えるようにする。さらに、この付加情報復号装置は、符号化データをデータレートの2倍の逓倍でサンプリングして、位相をずらしてサンプリングした2つの符号化データを復号し、その2つの符号化データのうち信頼性の高い方のデータを出力する。
【0100】
このため、本発明にかかる付加情報復号装置では、コンポジット映像信号中に挿入されているWST信号等の符号化データを復号する際に必要となるシステムクロックに対する制約を取り除き、例えばクロマデコーダやラインクロック出力回路といった他の周波数のシステムクロックを必要とするモジュールとともに、1つの基板上に実装したり1つのチップ上に集積化することができる。
【0101】
また、この付加情報復号装置では、符号化データをデータレートの2倍の逓倍でサンプリングして、位相をずらしてサンプリングした2つの符号化データを復号しているので、上記符号化データの信号クロックと位相同期がとられていないシステムクロックによりサンプリングを行ったとしても、少なくともいずれか一方のデータについては、位相同期が取られたデータとなる。
【図面の簡単な説明】
【図1】本発明を適用したクロマデコーダのブロック構成を示す図である。
【図2】WST信号の波形を示す図である。
【図3】WST信号に含まれている8:4ハミングコードについて説明するための図である。
【図4】上記クロマデコーダ内のWST検出回路の回路構成を示す図である。
【図5】上記WST検出回路内のDTOの回路構成を示す図である。
【図6】上記DSOの出力信号のタイミングチャートである。
【図7】上記DSOに設定する仮想クロックの周波数の制御について説明するための図である。
【図8】上記WST検出回路内のSRCの回路構成を示す図である。
【図9】上記SRCに関する信号のタイミングチャートである。
【図10】FIRフィルタのインパルス応答を示す波形図である。
【図11】上記WST検出回路内のWSTデコード回路の回路構成を示す図である。
【図12】8:4ハミングコードの計算結果について説明するための図である。
【符号の説明】
1 クロマデコーダ、11 システムクロック発振器、12 デジタルシグナルプロセッサ、13 アナログ/デジタルコンバータ、15,24 同期検出回路、16 WST検出回路、17 第1のタイミング発振器、18 第1のサンプリングレートコンバータ、19 輝度/クロマ分離回路、20 クロマ復調回路、21 第2のタイミング発振器、22 第2のサンプリングレートコンバータ、23 視覚補正回路、25 フォーマッタ、26 ファーストイン/ファーストアウトメモリ、31 第3のタイミング発振器、32 第3のサンプリングレートコンバータ、33 WSTデコード回路
Claims (5)
- コンポジット映像信号の垂直ブランキング期間内に挿入されている符号化データを復号する付加情報復号装置において、
所定の周波数のシステムクロックでサンプリングされたコンポジット映像信号のサンプリングポイントから、仮想クロックのタイミングに対応したサンプリングポイントを抽出し、抽出したサンプリングポイントに同期したタイミング信号を生成するタイミング信号生成手段と、
上記システムクロックでサンプリングされたコンポジット映像信号の各サンプリングポイントの信号レベルから、上記仮想クロックのサンプリングポイントにおける信号レベルを補間して、仮想クロックでサンプリングされたコンポジット映像信号を生成し、この仮想クロックでサンプリングされたコンポジット映像信号を上記タイミング信号に同期させて出力する補間手段と、
上記仮想クロックの周波数を、上記符号化データのデータレートの2倍の逓倍に制御する制御手段と、
上記仮想クロックでサンプリングされたコンポジット映像信号の垂直ブランキング期間に含まれている信号を抽出し、抽出した信号を上記符号化データのデータレートの1/2周期単位で時分割することによって第1位相信号と第2の位相信号とを生成し、第1位相信号及び第2の位相信号をそれぞれ復号して2つ上記符号化データを生成し、2つの上記符号化データを比較して一方の符号化データを選択して出力する符号化データ復号手段と
を備える付加情報復号装置。 - 上記制御手段は、上記仮想クロックの周波数を、上記コンポジット映像信号の水平同期信号に基づき制御すること
を特徴とする請求項1記載の付加情報復号装置。 - 上記コンポジット映像信号は、PAL方式の映像信号であり、
上記符号化データは、上記PAL方式で規定されているWST信号であること
を特徴とする請求項1記載の付加情報復号装置。 - 上記制御手段は、上記仮想クロックの周波数をPAL方式における水平同期周波数の888倍の逓倍とすること
を特徴とする請求項3記載の付加情報復号装置。 - 上記符号化データ復号手段は、WST信号のフレーミングコードに続く2バイトのデータに付加されているハミングコードを参照してエラーチェックを行い、2つの符号化データのうちいずれか一方を選択すること
を特徴とする請求項4記載の付加情報復号装置。
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