JPS58181331A - 位相同期発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の対象 本発明はシリアルなデータノくルスの復調に使用される
位相同期発振回路に係シ、特に磁気ディスク記憶装置等
の電子計算機周辺装置に好適な位相同期発振回路（いわ
ゆるＶＦＯ）に関する。

従来技術 従来より、記碌画から読み出されたシリアルデータを復
調す、る目的で、位相同期発振回路（フェーズロックド
ルーズ、以下ＰＬＬと呼称）が使用、されているが、磁
気記録方式が、ＦＭ→ＭＦＭ→２−７変調方式と進歩す
るに従って、ｆ’ＬＬ。

の入力信号がよシ離散的になり、引込特性の低下および
入力信号の位相ジッタが多い場合に発生しやすい同期外
れが、問題となって来た。（入力信号の最大パルス間隔
はＦＭで１ビツト、１ＭＦＭで２ビツト、２−７変調で
４ビツト時間である） 発明の目的 本発明の目的は入力信号のノくルス間隔が長くなり、か
つ入力信号の位相ジッタが多い場合においても、同期外
れの発生しにくい位相同期発振回路（ＰＬＬ）を提供す
る事にある。

本発明では入力信号のジッタが大きく、基準位相よシ大
きく外れた場合には、該入力信号は位相比較の対象とし
ない事によシ、入力信号の内、一部のジッタの大きいパ
ルスによシ同期が外れる事を防止しようとするものであ
る。

発明の実施例 第１図は従来の位相同期発振回路（ＰＬＬ）のブロック
図である。

とのＰＬＬでは、入力信号の立上シによりデータラッチ
１１をセットし、基準時間幅のパルスを。

発生する単発マルチ１２を駆動する。

一方、電圧制御発振器（以下ＶＣＯと呼称）１４からの
出力５４は微分回路１５によって微分され、出力５５が
データラッチ１１のリセット信号として使用される。

データラッチ１１の出力５１および単発マルチ１２の出
力５２は位相電圧変換器およびループフィルタ１５に入
力され、出力５５がＶＣＯ１４の周波数を制御する。

位相電圧変換器およびループフィルタ１５はデータラッ
チ１１の出力パルス幅と単発マルチ１２の出力パルス幅
との時間差を電圧に変換し、所要の周波数特性を与える
ものであり、第２図に回路例を示す。

第１図の従来例の位相比較特性は第４図に示すような特
性を有し、第３図に示すように入力信号パルスＢのよう
に基準位相とのずれθの大きい入力が入った場合には、
発振器１４の制御電圧３５が大きく変動し、ＰＬＬの同
期が外れる恐れがある。

なお、入力信号パルスの間隔が、基準位相間隔！の数倍
になると、同期外れの可能性が増大し、無視できなくな
る。

第６図は第１図に示した従来装置の問題点を改善した本
発明の実施例である。

この図の実施例で第１図と異なる点は、第１図ではデー
タラッチ１１の出力５１および単発マルチ１２の出力５
２を位相電圧変換器およびループフィルタ１３へ直接、
印加しているが、第６図ではそれぞれ、第１遅延回路２
２およびアンドゲート２５、第２遅延回路２５および２
６ｔ／Ｃよシグートしている点である。

フリップフロップ２１は入力信号と基準位相きのずれθ
が一定の範囲内であるか否かを示すものである。

ＶＣ０１４’の出力５４′を第３遅延回路２７により約
４遅延させた信号４７の論理値が“１“のタイミングで
、単発マルチ１２′の出力５２′が立下った場合は、ず
れθが当該範囲外であシ、信号４７の論理値が“０“の
タイミングで出力５２′が立下った場合は当該範囲内で
ある事を示す。これを７リツプ７０ツブ２１によシ、次
の出力５２′の立下りまで保持する。第７図の入力信号
の内、人およびＣは当該範囲内で１）、Ｂは当該範囲外
である。

フリップ７０ツブ２１”の−力４１はＯＲゲート２４を
経由し、ＡＮＤゲート２５．２６によシ、第１遅延回路
２２の出力４２および第２遅延回路２５の出力４５を、
入力信号の基準位相とのずれθが当該範囲内の場合にゲ
ートする。ＯＲゲート２４の他方の入力である引込指示
信号はＰＬＬの引込時には出力４２および出力４５を無
条件にゲートして所要の引込特性を得るための信号であ
る。

第７図は第６図の回路において引込指示信号が印加され
ていない状態の動作を示すタイムチャートである。この
場合の位相比較特性は第５図のような特性となる。

発明の詳細 な説明したように、本発明によれば、ＰＬＬの引込時は
位相のほぼ全範囲において、位相ずれに比例した位相比
較特性を持ち、引込完了後は位相の所要範囲に限定した
位相比較特性を有するＰＬＬを得られる。

これに、より、所要の引込特性を持ち、引込完了後に入
力信号の位相ジッタによる同期外れを起す事が極めて少
なく、最近の“０“最大ラン長の長い磁気記鋒方式に適
合し九ＰＬＬの実現が可能である。

【図面の簡単な説明】

第１図は従来例の位相同期発振回路のブロック線図、第
２図は位相電圧変換器およびループフィルタの一例の回
路図、第５図は第１図の各部のタイムチャート、第４図
、は第１図における位相比較特性説明図、第５図は本発
明の実施例における位相比較特性説明図、第６図は本発
明の実施例のブロック線図、第７図は第６図の各部のタ
イムチャートである。 ＤＬ・・・データラッチ Ｍ８・・・単安定マルチバイブレータ ＶＣＯ・・・電圧制御発振器 ＦＦ　　・・・　７　　リ　　ッ　　グ　７　ロ　　ツ
　　プθ・・・入力信号の基準位相との位相ずれ才　　
ｆ　　図 才　　２　　図 ５ｖ 才３図 オキ図 ？　５　　図 才　　　　　ら　　　　　図

Claims (1)

1. 【特許請求の範囲】 ｔ　入力信号で直接あるＧは間接に単安定発振回路およ
   び第１のラッチ回路を駆動し、電圧（電流）制御発振回
   路の出力により、直接あるいは間接にラッチ回路の出力
   をリセットし、単安定発振回路出力の立下シとラッチ回
   路出力の立下りとの時間差を検出して、制御発振回路の
   制御電圧（電流）を作成する方式の位相同期発振回路に
   おいて、単安定発振回路の立下り時点における制御発振
   回路出力位相が予め定められた範囲内であるか否かを検
   出し、１時保持する手段と、ラッチ回路出力を入力とす
   る第１の遅。 延回路と、単安定発振回路出力を入力とする第２の遅延
   回路と、該第２のラッチ回路出力により、該第１および
   第２の遅延回路出力を各々、ゲートする手段を備えたこ
   とを特徴とする位相同期発振回路。