JPS61288520A - クロツク発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、その周波数を再生すべき入力信号の位相を、
位相制御回路として構成され再生される周波数よりもほ
ぼＮ倍大きい発振周波数を有するクロック発生器の出力
信号の位相と比較する位相検出器を有するクロック発生
器に関する。

〔従来の技術〕

ディジタル通信技術ではしばしば受動的クロック発生器
またはクロック抽出とならんで、追加的な発振器信号に
より作動する能動的クロック発生器も使用される。

〔発明が解決しようとする問題点〕

本発明の目的は、比較的迅速に作動しかつ特に良好なジ
ッタ耐性を有する能動的クロック発生器を提供すること
である。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項に
記載のクロック発生器により達成される。

本発明の有利な実施態様は特許請求の範囲第２項ないし
第４項に示されている。

〔実施例〕

以下、図面に示されている実施例により本発明を一層詳
細に説明する。

第１図によるクロック発生器は、発振器Ｏ３Ｚの出力端
と接続されている１つのプログラミング可能な分周器Ｄ
ＩＶを含んでおり、その出力信号Ｓａは発振器信号Ｓ’
ｏの周波数ｆｏよりもほぼ係数Ｎだけ小さい周波数ｆａ
を有する。さらにクロック発生器は、受信した瞬時信号
ＳｅをパルスＳｐに変換する１つの比較器回路ＫＯＭＰ
と、１つの位相検出器ＤＥＴと、分周器ＤＩＶを制御す
る出力信号を発生する１つのループフィルタＦＩＬとを
含んでいる。位相検出器ＤＥＴは信号ＳｐおよびＳａを
信号ＳＯにより比較し、またループフ゛　イルタを制御
する２つの信号ｎおよびＶを発生する。

第１図によるクロック発生器は基本的に位相制御回路ま
たはフェーズロックループ（Ｐ　Ｌ　Ｌ）により構成さ
れており、従ってその原理的な作動の仕方は公知である
。

第２図によるループフィルタは１つのカウンタＣならび
に２つの論理回路ＬＯＧ１およびＬＯＧ２を有し、第２
の論理回路ＬＯＧ２は信号ｎおよびＶを受信し、また第
１の論理回路ＬＯＧ１は制御量信号Ｓｔと第２の論理回
路ＬＯＧ２を制御するための１つの報知信号ｍとカウン
タＣのためのリセット信号ｒとを発する。論理回路ＬＯ
ＧＩは入力側でカウンタＣの種々の出力端に接続さ゛れ
ており、カウンタＣのクロック入力端Ｅ１は論理回路Ｌ
ＯＧ２の第１の出力信号ｇを、またそのカウント方向入
力端Ｅ２は論理回路ＬＯＧ２の第２の出力信号りを与え
られている。

第１図および第２図によるクロック発生器の作動の仕方
は下記のとおりである。

プログラミング可能な分周器ＤＩＶは通常の仕方で、到
来信号Ｓｅとほぼ等しい周波数ｆａ＃ｆｅを得るため、
発振器Ｏ３Ｚ　（第１図）の周波数ｆｏ＝Ｎ−ｆａを分
周比Ｎにより分周する。位相検出器ＤＥＴは合成された
パルスＳａの位相を比較器回路ＫＯＭＰの出力端に得ら
れたパルスＳｐの位相と比較し、またどのくらい信号Ｓ
ａの側縁が信号Ｓｐの側縁の前または後に到来するかを
チェックする。

この目的でクロックＳａは位相検出器ＤＥＴ内で、零で
あってもよい任意の継続時間の遅延を受ける。その結果
として得られたクロック５ａｔ（第３図）は次いでさら
に、Ｌ／Ｎ周期だけクロックＳａｌにくらべて遅らされ
たクロックＳａ２が生ずるように遅らされる。ここでＬ
は小さい整数であり、好ましくはＬ＝１である。それに
より下記のように４つの範囲■、■、■および■を有す
る第３図ａ、ｂに示されているパルス窓が生ずる。

範囲Ｉ：　　５ａｌ−０かつ　Ｓａ　２＝０範囲ｎ：　
　５ａｌ＝１　　かつ　Ｓａ　２＝０範囲ｍ：５ａｌ−
１　　かつ　５ａ２−１範囲ＩＶ：　　５ａｌ＝Ｏかつ
　５ａ２＝１ジツタされている可能性のある信号Ｓｐの
立ち上がりが到来するつど、範囲Ｉ、■、■または■の
どれにその立ち上がりが位置するかに応じて下記の規則
Ｉに従ってパルスｎおよびＶが発生される。

基ＪＬＬ二 範囲Ｉ：　　ｎ＝１　　かつ　Ｖ＝０ 範囲ｎ：　　ｎ＝１　　かつ　ｖ＝１ 範囲１［：　　ＨＭＱ　　かつ　ｖ＝１範囲ＩＶ：　　
ｎ＝０　　かつ　Ｖ＝０その際、ｎ＝ｏまたはｖ＝Ｑは
目下パルスが存在しないことを意味し、またｎ＝１また
はｖ＝１は目下たとえば半ビツト幅のパルスが存在して
いることを意味する。パルスｆｉ、Ｖおよびｍから論理
回路ＬＯＧ２によりクロックパルスｇとカウント方向の
制御の役割をする信号りとが発生される。

カウンタＣのカウンタ状態は論理回路ＬＯＧ１により認
識され、たとえば正のカウンタ状態では信号ｍは値ｍ＝
ｌを有する。

カウンタＣは値０においてカウントを開始し、下記の規
則■に従ってカウントする。

池ＪＬＬ二 各パルスｖ＝ｌによりカウンタＣは１つの値Ｘだけ正方
向に、たとえばＸ＝１であれば＋６から＋７へ、または
−３から−２へカウントする。各パルスｎ＝ｌによりカ
ウンタＣは１つの値Ｘだけ負方向に、たとえばＸ＝１で
あれば−６から−７へ、または＋３から＋２へカウント
する。もし同時にｖ＝ｌかつｎ＝１であれば、カウンタ
Ｃは１つの値Ｙだけ零に向けて、たとえばｍ＝１におい
てＹ＝１であれば＋６から＋５へ、またはｍ＝ｏにおい
てＹ＝１であれば−６から−５へカウントする。もし側
縁が到来しなければ、同時にｖ＝Ｑかつｎ＝ｏであり、
カウンタＣはカウントしない。

カウンタ状態が埴生Ｋまたは−Ｋに到達していないかぎ
り、制御信号Ｓｔは、分周器ＤＩＶ　（第１図）が分周
比Ｎにより分周すべきであるという情報を含んでいる。

カウンタ状態が埴生Ｋに到達すると、制御信号Ｓｔは、
分周器ＤＩＶが分周比Ｎの代わりに分周比（Ｎ＋１）に
より分周するようにし、それによりクロックＳａの周波
数ｒａは小さくなる。しかし、カウンタ状態が値−Ｋに
到達すると、制御信号Ｓｔは、分周器ＤＩＶが分周比Ｎ
の代わりに分周比（Ｎ−１）により分周するようにし、
それによりクロックＳａの周波数ｆａは大きくなる。し
かし、これらの場合に同時に信号ｒの変化が生ずると、
それによりカウンタＣ（第２図）は零にセットされる。

本発明によるクロック発生器は、もしクロックＳａおよ
びＳｐが同相でないならば、位相差の迅速な補正を行い
、またもしクロックＳａおよびＳｐが同相であるならば
、同時に不必要かつ有害な補正を阻止する。さらにクロ
ック発生器は、クロックＳｐがジッタされている場合に
も、満足に作動する。

もしすべてのジッタされたパルス側縁が範囲■内に属す
るならば、すなわちｎ＝１かつｖ＝ｌであれば、カウン
タＣは零に向けてカウントし、補正は行われない。もし
くｎ＝１かつｖ＝ｌである）範囲■内よりも（ｎ＝ｏが
つｖ＝ｌである）範囲■内に多くのパルスが存在するな
らば、カウンタ状態は、範囲■内に位置するパルスの割
合が大きいほど、一層迅速にしきい埴土Ｋに近づく、も
し範囲■内よりも範囲Ｉ　　（ｎ＝１かつｖ−０）内に
多くのパルスが存在するならば、カウンタ状態は、範囲
ｌ内に位置するパルスの割合が大きいほど、一層迅速に
しきい値−Ｋに近づく。もしパルスが範囲■内にのみ存
在するならば、カウンタ状態は直ちにしきい埴土Ｋに増
大する。もしパルスが範囲■内にのみ存在するならば、
カウンタ状態は直ちにしきい値−Ｋまでカウントする。

第４図に示されている位相検出器は、パルスＳａ２を遅
らせる役割をする２つのフリップフロップＦＦＩおよび
ＦＦ２と、４つの別のフリップフロップＦＦ３、ＦＦ４
、ＦＦ５およびＦＦ６と、１つのナントゲートＧと、規
則■を実現する役割をする２つのアンドゲートＵ１およ
びＵ２とを含んでいる。第３図ｃ　”−ｅには、信号ｓ
ｐの側縁が範囲Ｉ、■または■内に属する場合に生ずる
パルスｎおよびＶが示されている。範囲■に対しては第
４図による検出器においてｎ＝０およびｖ＝Ｑが当ては
まる。範囲■は重要でないので、ｎ＝ｏ、ｖ＝ｌまたは
ｎｍｌ、ｙ　＝ｔｓ　Ｑである他の検出器も使用され得
る。

最後に付言すべきこととして、各補正の際にクロックＳ
ａはたとえば１／Ｎ周期だけ位相を遅らせられ、しかし
その後に再び、周波数ｆｅとｆ。

／Ｎとの間の偏差が大きいほど、一層迅速にランする。

こうしてクロックＳａは大きさ１／Ｎの周期の系統的ジ
ッタにとりつかれている。しかし、本発明による方法は
、２つのクロックＳａｌおよびＳａ２なしに１／Ｎ周期
の代わりに大きさ２／Ｎの系統的ジッタが生ずる点で有
利であることが判明している。

本発明の他の実施態様では、カウンタＣは、カウンタ状
態がしきい埴土Ｋまたは−にの１つに一層近く位置する
ならば、Ｘ＝１よりも大きいステップでカウントするよ
うに構成されていてよい。

この目的でたとえば５つ、７つまたはそれ以上の範囲を
設けることもできる。さらに分周器ＤＩＶは各１つの周
波数ｆａ、２ｆａ、４ｆａ、・・・・・・および（また
は）（ｉ／ｊ）ｆａ、たとえば（６１５）ｆａを存する
複数個の信号を発し得る。

【図面の簡単な説明】

第１図は本発明によるクロック発生器の回路図、第２図
はこのようなりロック発生器に用いられるループフィル
タの回路図、第３図ａ　−ｅは種々の信号のタイムダイ
アフラム、第４図はこのようなりロック発生器に用いら
れる位相検出器の回路図である。 Ｃ・・・カウンタ、ＤＥＴ・・・位相検出器、ＤＩＶ・
・・分周器、ＦＦｌ−ＦＦ６・・・フリップフロップ、
ＦＩＬ・・・ループフィルタ、Ｇ・・・ナントゲート、
ＫＯＭＰ・・・比較器回路、ＬＯＧｌ、ＬＯＧ２・・・
論理回路、ｏＳｚ・・・発振器、Ｕｌ、Ｕ２・・・アン
ドゲート。 を貞１１Ｑ１枠１人　１ｍ再↓π壇工清゛僧　　ンシ「
−ａ ＦＩＧ、Ｉ ＦＩＧ、２ ベ　　　　　　　ヘ　　　　　　　　　　　ＯＣシ

Claims (1)

1. 【特許請求の範囲】 １）その周波数を再生すべき入力信号（Ｓｐ）の位相を
   、位相制御回路（ＰＬＬ）として構成され再生される周
   波数よりもほぼＮ倍大きい発振周波数を有するクロック
   発生器の出力信号（Ｓａ）の位相と比較する位相検出器
   （ＤＥＴ）を有するクロック発生器において、位相検出
   器（ＤＥＴ）内で再生された信号（Ｓａ）から、少なく
   とも３つの範囲（ I 、II、III）を有する１つのパルス
   窓を形成するため、Ｌ／Ｎ周期（ここでＬは小さい整数
   ）だけ遅らされた信号（Ｓａ１、Ｓａ２）が得られ、そ
   の際に位相検出器（ＤＥＴ）の出力信号（ｎ、ｖ）がそ
   れぞれ、どの範囲内に入力信号（Ｓｐ）の縁が位置する
   かを示し、またクロック発生器が１つのプログラミング
   可能な分周器（ＤＩＶ）と１つのカウンタ（Ｃ）を有す
   る１つのループフィルタ（ＦＩＬ）とを有し、カウンタ
   （Ｃ）のカウンタ状態が１つの論理回路（ＬＯＧ１）内
   に登録され、この論理回路（ＬＯＧ１）が分周器（ＤＩ
   Ｖ）を、入力信号（Ｓｐ）の側縁が中央範囲（II）内に
   属するならば、カウンタ（Ｃ）が零に向けてカウントし
   、また補正が行われないように、制御することを特徴と
   するクロック発生器。 ２）平均して多くのパルス側縁（Ｓｐ）が中央範囲内よ
   りも第１の範囲内で到来するならば、カウンタ（Ｃ）が
   １つの負のしきい値（−Ｋ）に向けてカウントし、また
   この負のしきい値が到達されるならば、分周器（ＤＩＶ
   ）がＮ−１により分周し、またカウンタ状態が零にリセ
   ットされ、また平均して多くのパルス側縁（Ｓｐ）が中
   央範囲内よりも第３の範囲内で到来するならば、カウン
   タ（Ｃ）が１つの正のしきい値（＋Ｋ）に向けてカウン
   トし、またこの正のしきい値が到達されるならば、分周
   器（ＤＩＶ）がＮ＋１により分周し、またカウンタ状態
   が零にリセットされることを特徴とする特許請求の範囲
   第１項記載のクロック発生器。 ３）ループフィルタ（ＦＩＬ）が、位相検出器（ＤＥＴ
   ）の出力信号（ｖ、ｎ）を入力側に与えられている別の
   １つの論理回路（ＬＯＧ２）を有し、また第１の論理回
   路（ＬＯＧ１）が、カウンタ状態の正負符号を示すため
   前記別の論理回路（ＬＯＧ２）に供給される１つの報知
   信号（ｍ）を発することを特徴とする特許請求の範囲第
   １項または第２項記載のクロック発生器。 ４）第１の論理回路（ＬＯＧ１）が、カウンタ（Ｃ）を
   両しきい値（＋Ｋ、−Ｋ）の１つへの到達後に零にリセ
   ットするため、１つのリセット信号（ｒ）を発すること
   を特徴とする特許請求の範囲第３項記載のクロック発生
   器。