JPH07302072A - 耐ノイズ，高速引込形ディスプレイ用位相同期回路 - Google Patents
耐ノイズ，高速引込形ディスプレイ用位相同期回路Info
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- JPH07302072A JPH07302072A JP6094135A JP9413594A JPH07302072A JP H07302072 A JPH07302072 A JP H07302072A JP 6094135 A JP6094135 A JP 6094135A JP 9413594 A JP9413594 A JP 9413594A JP H07302072 A JPH07302072 A JP H07302072A
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- lockout
- output
- gate
- phase
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Abstract
(57)【要約】
【目的】位相同期回路の耐ノイズ性を向上し、かつ、引
込時間の短縮化を図る。 【構成】位相同期回路（ＰＬＬ）１５，１６，４３，１
７，１８，１９，２０において、３状態出力式ディジタ
ル位相検波器１５の出力にロックアウト検出手段５５が
接続され、その出力によって、スイッチ４９が“ＯＮ”
／“ＯＦＦ”制御される。ロックアウト検出手段の出力
５４′がロックアウト状態を指示している期間は、ＰＬ
Ｌのループゲインが増大され、引込時間が短縮化され
る。残余の期間、即ち、定常状態においては、ループゲ
インが低減され、耐ノイズ性が向上される。 【効果】位相同期回路の耐ノイズ性が向上され、かつ、
引込時間の短縮化が達成される。
込時間の短縮化を図る。 【構成】位相同期回路（ＰＬＬ）１５，１６，４３，１
７，１８，１９，２０において、３状態出力式ディジタ
ル位相検波器１５の出力にロックアウト検出手段５５が
接続され、その出力によって、スイッチ４９が“ＯＮ”
／“ＯＦＦ”制御される。ロックアウト検出手段の出力
５４′がロックアウト状態を指示している期間は、ＰＬ
Ｌのループゲインが増大され、引込時間が短縮化され
る。残余の期間、即ち、定常状態においては、ループゲ
インが低減され、耐ノイズ性が向上される。 【効果】位相同期回路の耐ノイズ性が向上され、かつ、
引込時間の短縮化が達成される。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータ信号受像用
ディスプレイ装置に用いることが好適な水平位相同期回
路に関する。
ディスプレイ装置に用いることが好適な水平位相同期回
路に関する。
【０００２】
【従来の技術】ＵＳＰ５０５３７２４号には、アナログ
式位相検波回路を用いた水平位相同期回路が記されてい
る。特開昭６３−２９２７７５には、３状態出力式ディ
ジタル位相検波器を用いた水平位相同期回路が記されて
いる。該ディジタル位相検波器を用いた方式は引込み範
囲が極めて広いと云う長所を有する。しかしこれらの従
来技術においては、耐ノイズ特性と高速引込み特性とを
両立させ得る水平位相同期回路については言及されてい
ない。
式位相検波回路を用いた水平位相同期回路が記されてい
る。特開昭６３−２９２７７５には、３状態出力式ディ
ジタル位相検波器を用いた水平位相同期回路が記されて
いる。該ディジタル位相検波器を用いた方式は引込み範
囲が極めて広いと云う長所を有する。しかしこれらの従
来技術においては、耐ノイズ特性と高速引込み特性とを
両立させ得る水平位相同期回路については言及されてい
ない。
【０００３】その画像信号入力部にＡＤコンバータを備
えたディジタル式画像ディスプレイ装置においては、画
像信号のクロック周波数は４０ＭＨｚ〜２００ＭＨｚの
高周波数が要求される。クロック周波数が２００ＭＨｚ
の場合においては、ＡＤコンバータのサンプリング用ク
ロックのタイミングの精度は±０.５nsec以内（クロッ
ク周期の±１０％）が要求される。このような高精度を
達成するためには、画像ディスプレイの水平位相同期回
路のカットオフ周波数（応答速度）を約２５０Ｈｚ以下
に抑える必要がある。しかしこのように応答速度を遅く
すると、耐ノイズ性、即ち、タイミング精度は満足され
るが引込時間が約１〜２secと大きくなると云う問題が
あった。
えたディジタル式画像ディスプレイ装置においては、画
像信号のクロック周波数は４０ＭＨｚ〜２００ＭＨｚの
高周波数が要求される。クロック周波数が２００ＭＨｚ
の場合においては、ＡＤコンバータのサンプリング用ク
ロックのタイミングの精度は±０.５nsec以内（クロッ
ク周期の±１０％）が要求される。このような高精度を
達成するためには、画像ディスプレイの水平位相同期回
路のカットオフ周波数（応答速度）を約２５０Ｈｚ以下
に抑える必要がある。しかしこのように応答速度を遅く
すると、耐ノイズ性、即ち、タイミング精度は満足され
るが引込時間が約１〜２secと大きくなると云う問題が
あった。
【０００４】
【発明が解決しようとする課題】本発明の目的のひとつ
は、耐ノイズ特性の優れた位相同期回路を提供するにあ
る。
は、耐ノイズ特性の優れた位相同期回路を提供するにあ
る。
【０００５】発明のもうひとつの目的は高速引込特性を
備えた位相同期回路を提供するにある。
備えた位相同期回路を提供するにある。
【０００６】
【課題を解決するための手段】上記目的のために本発明
は、位相同期回路のロックアウト状態を検出するための
ロックアウト検出手段を備える。
は、位相同期回路のロックアウト状態を検出するための
ロックアウト検出手段を備える。
【０００７】更に、位相同期回路のループゲインを切り
替えるためのループゲイン切替手段を備える。
替えるためのループゲイン切替手段を備える。
【０００８】更に、入力同期信号の検出用エッジのタイ
ミングを含む区間のみを通過させるためのゲート手段を
備える。
ミングを含む区間のみを通過させるためのゲート手段を
備える。
【０００９】更に、前記ゲート手段のゲート作用をＯＮ
／ＯＦＦ切替するためのゲート作用切替手段を備える。
／ＯＦＦ切替するためのゲート作用切替手段を備える。
【００１０】
【作用】該ゲート手段は、入力同期信号の検出用エッジ
のタイミングを含む区間を除く残余の区間に混入するノ
イズ成分を通過しない、即ち、除去する。従って位相同
期回路の耐ノイズ性が向上される。
のタイミングを含む区間を除く残余の区間に混入するノ
イズ成分を通過しない、即ち、除去する。従って位相同
期回路の耐ノイズ性が向上される。
【００１１】該ループゲイン切替手段は、該ロックアウ
ト検出手段の出力がロックアウト状態を示す間中、位相
同期回路のループゲインを２倍以上に高める。
ト検出手段の出力がロックアウト状態を示す間中、位相
同期回路のループゲインを２倍以上に高める。
【００１２】該ゲート作用切替手段は、（同上）、該ゲ
ート手段のゲート作用の働きを実質的に停止させる。
ート手段のゲート作用の働きを実質的に停止させる。
【００１３】従って、位相同期回路の高速引込みが達成
される。
される。
【００１４】また、該ループゲイン切替手段は、該ロッ
クアウト検出手段の出力がロックイン状態を示す間中、
位相同期回路のループゲインを所定の低い値に保持す
る。従って耐ノイズ性が向上される。
クアウト検出手段の出力がロックイン状態を示す間中、
位相同期回路のループゲインを所定の低い値に保持す
る。従って耐ノイズ性が向上される。
【００１５】
【実施例】本発明の実施例を図１に示す。同図で点線２
２で囲った部分が本発明の要部であり、その他の部分は
従来周知の部分である。同図は、本発明をＣＲＴディス
プレイの水平位相同期回路へ応用した場合を示す。
２で囲った部分が本発明の要部であり、その他の部分は
従来周知の部分である。同図は、本発明をＣＲＴディス
プレイの水平位相同期回路へ応用した場合を示す。
【００１６】１は合成画像信号入力端子、２はＡＤコン
バータ、３はディジタル処理回路、４はＤＡコンバー
タ、５は出力増幅器、６はＣＲＴ、７は偏向ヨーク、８
は同期分り回路、９は低域瀘波器、１０はコンパレータ
でその出力に垂直同期信号を得る。１１は水平偏向回
路、１２は垂直偏向回路、１３はインバータ、１４はス
イッチで、コンパレータの出力が“Ｌ”の時、即ち、垂
直同期信号区間は下側につながり、残余の区間は上側に
つながる。１５はＡＮＤゲート、１６は３状態出力式デ
ィジタル位相検波器であり、周知の通り３状態とは
“Ｈ”、開放、“Ｌ”である。４３はループフィルタで
その詳細例は図３にて後述される。１７は電圧制御発振
器（以下ＶＣＯと略す）、１８はカウンタ、１９，２
０，２１は、各々モノマルチバイブレータである。２
２′は本実施例の要部であって、入力同期信号の検出用
エッジのタイミングを含む区間のみを通過させるための
ゲート手段である。１６，２３，１７，１８，１９，２
０は周知の水平位相同期回路（ＰＬＬ）を形成する。
バータ、３はディジタル処理回路、４はＤＡコンバー
タ、５は出力増幅器、６はＣＲＴ、７は偏向ヨーク、８
は同期分り回路、９は低域瀘波器、１０はコンパレータ
でその出力に垂直同期信号を得る。１１は水平偏向回
路、１２は垂直偏向回路、１３はインバータ、１４はス
イッチで、コンパレータの出力が“Ｌ”の時、即ち、垂
直同期信号区間は下側につながり、残余の区間は上側に
つながる。１５はＡＮＤゲート、１６は３状態出力式デ
ィジタル位相検波器であり、周知の通り３状態とは
“Ｈ”、開放、“Ｌ”である。４３はループフィルタで
その詳細例は図３にて後述される。１７は電圧制御発振
器（以下ＶＣＯと略す）、１８はカウンタ、１９，２
０，２１は、各々モノマルチバイブレータである。２
２′は本実施例の要部であって、入力同期信号の検出用
エッジのタイミングを含む区間のみを通過させるための
ゲート手段である。１６，２３，１７，１８，１９，２
０は周知の水平位相同期回路（ＰＬＬ）を形成する。
【００１７】同図の動作を図２に示す波形図によって説
明する。図２にダッシュを付して示した各波形の番号は
図１におけるその番号のブロックの出力部の波形である
ことを意味する。
明する。図２にダッシュを付して示した各波形の番号は
図１におけるその番号のブロックの出力部の波形である
ことを意味する。
【００１８】図２において、２３は画像信号部、２４，
２５は外乱ノイズ、２６，２７，２８，２９，３０，３
１は水平同期信号部、３２は垂直同期信号部である。
２５は外乱ノイズ、２６，２７，２８，２９，３０，３
１は水平同期信号部、３２は垂直同期信号部である。
【００１９】スイッチ１４の作用に従い、波形１０′に
示す垂直同期信号が“Ｌ”の区間（３６）において、波
形１４′は波形２０′に合致し、残余の区間は、波形１
３′に合致する。波形１４′には、外乱ノイズ２４′，
２５′及び内乱ノイズ３２′が混入している。これらの
ノイズは、ＡＮＤゲート１５によって、波形２１′と乗
算されることによって、波形１５′となる。波形１５′
においては、該ノイズ達が消去されている。
示す垂直同期信号が“Ｌ”の区間（３６）において、波
形１４′は波形２０′に合致し、残余の区間は、波形１
３′に合致する。波形１４′には、外乱ノイズ２４′，
２５′及び内乱ノイズ３２′が混入している。これらの
ノイズは、ＡＮＤゲート１５によって、波形２１′と乗
算されることによって、波形１５′となる。波形１５′
においては、該ノイズ達が消去されている。
【００２０】モノマルチバイブレータ（１９）のパルス
幅（ｔ1）は、水平周期（ＴH）の約５％に設定される。
モノマルチバイブレータ（２１）のパルス幅（ｔ2）は
ｔ1の約２倍に設定される。図２に示されている通り、
モノマルチバイブレータ（１９）のパルス幅ｔ1の始点
はモノマルチバイブレータ（２１）のパルス幅ｔ2の始
点に合致する。一方、モノマルチバイブレータ（１９）
のパルス幅ｔ1の終点は、モノマルチバイブレータ（２
０）の始点（３４）に合致し、位相同期（ロックイン
後）状態において、それは入力同期信号の検出用エッジ
のタイミング（３３）に合致する。このタイミングは、
パルス幅ｔ2の丁度中央に位置する。このことは既述の
通りｔ2がｔ1の約２倍であることに基く。以上で本実施
例の説明を終る。
幅（ｔ1）は、水平周期（ＴH）の約５％に設定される。
モノマルチバイブレータ（２１）のパルス幅（ｔ2）は
ｔ1の約２倍に設定される。図２に示されている通り、
モノマルチバイブレータ（１９）のパルス幅ｔ1の始点
はモノマルチバイブレータ（２１）のパルス幅ｔ2の始
点に合致する。一方、モノマルチバイブレータ（１９）
のパルス幅ｔ1の終点は、モノマルチバイブレータ（２
０）の始点（３４）に合致し、位相同期（ロックイン
後）状態において、それは入力同期信号の検出用エッジ
のタイミング（３３）に合致する。このタイミングは、
パルス幅ｔ2の丁度中央に位置する。このことは既述の
通りｔ2がｔ1の約２倍であることに基く。以上で本実施
例の説明を終る。
【００２１】次に、本発明のもうひとつの実施例を図３
に示す。同図は、図１相違する追加部分のみを示す。同
図で、１５，１６，１７，１８，１９，２０，２１は、
図１と同一である。
に示す。同図は、図１相違する追加部分のみを示す。同
図で、１５，１６，１７，１８，１９，２０，２１は、
図１と同一である。
【００２２】５５，４９，４２は各々本発明の要部であ
るところの、ロックアウト検出手段、ループゲイン切替
手段、ゲート作用切替手段である。本具体例において
は、４９はスイッチで構成され、４２はＯＲゲートで構
成される。
るところの、ロックアウト検出手段、ループゲイン切替
手段、ゲート作用切替手段である。本具体例において
は、４９はスイッチで構成され、４２はＯＲゲートで構
成される。
【００２３】４４は演算増幅器、４５，４７，４８は抵
抗器、４６はキャパシタ、４９はスイッチでその制御用
入力５４′が“Ｈ”の時のみ“ＯＮ”側に接続され、残
余の期間は開放される。ＰＬＬのループゲインＧｌ
（Ｐ）は式〜で与えられる。
抗器、４６はキャパシタ、４９はスイッチでその制御用
入力５４′が“Ｈ”の時のみ“ＯＮ”側に接続され、残
余の期間は開放される。ＰＬＬのループゲインＧｌ
（Ｐ）は式〜で与えられる。
【００２４】
【数１】
【００２５】式において、μは位相検波器（１６）の
出力電圧が±μであることを意味する。βはＶＣＯ（１
７）およびカウンタ（１８）の周波数制御感度がβＨｚ
／Ｖであることを意味する。本例においてはμの値は１
Ｖ、βの値は２０ＫＨｚ／Ｖである。Ｐは複数角周波
数、ωは角周波数、ｆは周波数である。
出力電圧が±μであることを意味する。βはＶＣＯ（１
７）およびカウンタ（１８）の周波数制御感度がβＨｚ
／Ｖであることを意味する。本例においてはμの値は１
Ｖ、βの値は２０ＫＨｚ／Ｖである。Ｐは複数角周波
数、ωは角周波数、ｆは周波数である。
【００２６】Ｒ1，Ｒ2，Ｃ2は図３に図示した通りであ
る。
る。
【００２７】図３において、５０，５２は、幅１μsec
以上のパルスのみを通過させるための低域瀘波器、５１
はインバータ、５３は最大値検出保持回路である。保持
部の時定数は約０.２secに選定する。５０〜５４の動作
を図４の波形図で説明する。同図で１６′，５３′，５
４′は各々図３の１６，５３，５４の出力端子の波形で
ある。４３は、コンパレータ５４のスレシホルド電位で
ある。
以上のパルスのみを通過させるための低域瀘波器、５１
はインバータ、５３は最大値検出保持回路である。保持
部の時定数は約０.２secに選定する。５０〜５４の動作
を図４の波形図で説明する。同図で１６′，５３′，５
４′は各々図３の１６，５３，５４の出力端子の波形で
ある。４３は、コンパレータ５４のスレシホルド電位で
ある。
【００２８】最大値検出保持回路の保持時間を約０.２s
ecに選定する理由は後述式で示される。以上で図４の
説明を終る。
ecに選定する理由は後述式で示される。以上で図４の
説明を終る。
【００２９】図４の波形５４′は、図３の４２，４９へ
と印加される。ＯＲゲート４２の出力は波形５４′が
“Ｈ”の期間は常に“Ｈ”となる。従って耐ノイズ用Ａ
ＮＤゲート１５のゲート作用がその期間中停止される。
と印加される。ＯＲゲート４２の出力は波形５４′が
“Ｈ”の期間は常に“Ｈ”となる。従って耐ノイズ用Ａ
ＮＤゲート１５のゲート作用がその期間中停止される。
【００３０】次に波形図図５，図６について説明する。
両図において１５′，２０′，１６′，５４′は図３の
１５，２０，１６，５４の出力端子の波形である。図５
／６は、入力水平同期信号のくり返し周波数に比べて、
モノマルチバイブレータの出力パルスのくり返し周波数
（ＰＬＬの出力周波数）が過低／過高である場合を示
す。周知の３状態出力式ディジタル位相検波器（１６）
の性質に従って、図５，図６に示す出力波形（１６′）
が得らける。従って図３のロックアウト検出手段（５
５）の出力には、波形５４′に示す出力が得られる。
両図において１５′，２０′，１６′，５４′は図３の
１５，２０，１６，５４の出力端子の波形である。図５
／６は、入力水平同期信号のくり返し周波数に比べて、
モノマルチバイブレータの出力パルスのくり返し周波数
（ＰＬＬの出力周波数）が過低／過高である場合を示
す。周知の３状態出力式ディジタル位相検波器（１６）
の性質に従って、図５，図６に示す出力波形（１６′）
が得らける。従って図３のロックアウト検出手段（５
５）の出力には、波形５４′に示す出力が得られる。
【００３１】波形５４′が“Ｈ”となっている期間中、
スイッチ４９は“ＯＮ”側に接続され、位相同期回路の
ループゲインが２倍以上に（図３の数値例では約１０
倍）向上される。位相同期回路の周波数引込時間は、式
で与えられる。何故なら、式において角周波数変化
速度は１／（τO）2であるからである。
スイッチ４９は“ＯＮ”側に接続され、位相同期回路の
ループゲインが２倍以上に（図３の数値例では約１０
倍）向上される。位相同期回路の周波数引込時間は、式
で与えられる。何故なら、式において角周波数変化
速度は１／（τO）2であるからである。
【００３２】
【数２】
【００３３】上式において、△ｆは初期周波数差、即
ち、入力水平同期信号のくり返し周波数とＰＬＬ出力の
初期周波数との差である。
ち、入力水平同期信号のくり返し周波数とＰＬＬ出力の
初期周波数との差である。
【００３４】本実施例は、水平周波数４０ＫＨｚ〜２０
０ＫＨｚを前提としている。従ってその差の最大値は約
１６０ＫＨｚである。即ち△ｆの最大値は約１６０ＫＨ
ｚである。この条件を式に代入して次式を得る。
０ＫＨｚを前提としている。従ってその差の最大値は約
１６０ＫＨｚである。即ち△ｆの最大値は約１６０ＫＨ
ｚである。この条件を式に代入して次式を得る。
【００３５】
【数３】
【００３６】上式から判る通り、図３においてループゲ
イン切替手段用スイッチ４９とロックアウト検出手段５
５を用いない場合には、位相同期回路の引込時間は約１
〜２secと長時間を要する。４９，５５の作用によって
この時間を約１／１０に短縮できる。この短縮された引
込時間０.２secとほゞ合致するように図３の５３の部分
の時定数が設定されている。図７はループゲインの周波
数特性を示すボード線図である。同図で５６は、スイッ
チ４９をＯＦＦした状態、即ち、引込終了後の定常状態
に対応するグラフ５７は、スイッチ４９をＯＮした状
態、即ち、引込動作中に対応する。同図から判るよう
に、定常状態においては位相同期回路（ＰＬＬ）のカッ
トオフ周波数（約２２０Ｈｚ）は低周波数である。一般
に、カットオフ周波数を低減するとほゞその平方根に比
例して出力ノイズの振幅を低減できる。従って定常動作
状態における耐ノイズ性が良好に保たれる。一方、引込
動作状態においてはＰＬＬのカットオフ周波数（２.２
ＫＨｚ）は高周波数である。この状態においては耐ノイ
ズ性は悪いが、既述の通り、引込時間の短縮化が達成さ
れる。以上で図7の説明を終る。
イン切替手段用スイッチ４９とロックアウト検出手段５
５を用いない場合には、位相同期回路の引込時間は約１
〜２secと長時間を要する。４９，５５の作用によって
この時間を約１／１０に短縮できる。この短縮された引
込時間０.２secとほゞ合致するように図３の５３の部分
の時定数が設定されている。図７はループゲインの周波
数特性を示すボード線図である。同図で５６は、スイッ
チ４９をＯＦＦした状態、即ち、引込終了後の定常状態
に対応するグラフ５７は、スイッチ４９をＯＮした状
態、即ち、引込動作中に対応する。同図から判るよう
に、定常状態においては位相同期回路（ＰＬＬ）のカッ
トオフ周波数（約２２０Ｈｚ）は低周波数である。一般
に、カットオフ周波数を低減するとほゞその平方根に比
例して出力ノイズの振幅を低減できる。従って定常動作
状態における耐ノイズ性が良好に保たれる。一方、引込
動作状態においてはＰＬＬのカットオフ周波数（２.２
ＫＨｚ）は高周波数である。この状態においては耐ノイ
ズ性は悪いが、既述の通り、引込時間の短縮化が達成さ
れる。以上で図7の説明を終る。
【００３７】図１においては、同期信号と画像信号とが
復合された合成画像信号入力を仮定した。しかし乍ら別
の応用分野においては、画像信号入力、水平同期信号入
力、及び垂直同期信号入力は別々のケーブルから供給さ
れる。そのような場合においては、同期分り回路８、ス
イッチ１４、ゲート回路１５，４２、及びモノマルチバ
イブレータ１９，２０，２１は不要となることが明白で
ある。
復合された合成画像信号入力を仮定した。しかし乍ら別
の応用分野においては、画像信号入力、水平同期信号入
力、及び垂直同期信号入力は別々のケーブルから供給さ
れる。そのような場合においては、同期分り回路８、ス
イッチ１４、ゲート回路１５，４２、及びモノマルチバ
イブレータ１９，２０，２１は不要となることが明白で
ある。
【００３８】図８にロックアウト検出手段（図の５５）
の変形例５５′を示す。同図において１６，５０，５
１，５２は図３と同一である。
の変形例５５′を示す。同図において１６，５０，５
１，５２は図３と同一である。
【００３９】５８は最大値検出回路、５９はモノマルチ
バイブレータでその“Ｈ”極性の出力パルスの幅は、既
述引込時間より大に設定される。従ってブロック５５′
は、図２を参照して明白なように、既述ブロック５５と
実質的に同一の作用を有する。以上で図８の説明を終
る。
バイブレータでその“Ｈ”極性の出力パルスの幅は、既
述引込時間より大に設定される。従ってブロック５５′
は、図２を参照して明白なように、既述ブロック５５と
実質的に同一の作用を有する。以上で図８の説明を終
る。
【００４０】図９にロックアウト検出手段のもうひとつ
の変形例５５″を示す。同図で１６，１５′，１６′，
２０′，５１，５８，５９，５４′は図３，図８と同一
である。６０はＮＯＲゲート、６０′はその出力、６１
はＡＮＤゲート、６１′はその出力である。各部の動作
波形を図１０に示す。区間６２は正常区間であり、区間
６３はロックアウト区間である。同図から判るように、
ロックアウト検出手段５５″の出力には、ロックアウト
検出パルス５４′を出力できる。以上で図９，１０の説
明を終る。
の変形例５５″を示す。同図で１６，１５′，１６′，
２０′，５１，５８，５９，５４′は図３，図８と同一
である。６０はＮＯＲゲート、６０′はその出力、６１
はＡＮＤゲート、６１′はその出力である。各部の動作
波形を図１０に示す。区間６２は正常区間であり、区間
６３はロックアウト区間である。同図から判るように、
ロックアウト検出手段５５″の出力には、ロックアウト
検出パルス５４′を出力できる。以上で図９，１０の説
明を終る。
【００４１】本発明を更に有効ならしめるためには、本
発明者が１９９４年３月になしたスケーラブルディスプ
レイ装置と組合せることが有効である。
発明者が１９９４年３月になしたスケーラブルディスプ
レイ装置と組合せることが有効である。
【００４２】以上で本発明の各実施例の説明を終る。
【００４３】
【発明の効果】本発明のひとつの実施例によれば、位相
同期回路の耐ノイズ性を向上することができる。本発明
の他の実施例によれば位相同期回路の定常状態における
耐ノイズ性を改良し、かつ、引込時間の短縮化を図るこ
とができる。具体的には、引込み時間を従来の約１〜２
secから約０.２secへと短縮できる。
同期回路の耐ノイズ性を向上することができる。本発明
の他の実施例によれば位相同期回路の定常状態における
耐ノイズ性を改良し、かつ、引込時間の短縮化を図るこ
とができる。具体的には、引込み時間を従来の約１〜２
secから約０.２secへと短縮できる。
【００４４】従って、信号源の水平周波数を切り替えた
場合における画像の乱れの期間を大幅に低減できる。
場合における画像の乱れの期間を大幅に低減できる。
【図１】本発明のひとつの実施例を示すブロック図。
【図２】本発明のひとつの実施例の動作説明用波形図。
【図３】本発明の他のひとつの実施例の要部を示すブロ
ック図。
ック図。
【図４】本発明の他のひとつの実施例の動作説明用波形
図。
図。
【図５】本発明の他のひとつの実施例の動作説明用波形
図。
図。
【図６】本発明の他のひとつの実施例の動作説明用波形
図。
図。
【図７】本発明の他のひとつの実施例の動作説明用グラ
フ図。
フ図。
【図８】図３のロックアクト検出手段の変形例。
【図９】図３のロックアクト検出手段のもうひとつの変
形例。
形例。
【図１０】図９の動作説明用波形図。
１…合成画像信号入力端子、 ２…ＡＤコンバータ、 ３…ディジタル処理回路、 ４…ＤＡコンバータ、 ５…ビデオ出力増幅器、 ６…ＣＲＴ、 ７…偏向ヨーク、 ８…同期分り回路、 ９…低域瀘波器、 １０…コンパレータ、 １１…水平偏向回路、 １２…垂直偏向回路、 １３…インバータ、 １４…スイッチ、 １５…ＡＮＤゲート、 １６…３状態出力式位相検波器、 １７…電圧制御発振器、 １８…カウンタ、 １９，２０，２１…モノマルチバイブレータ、 ２２′…入力同期信号の検出用エッジタイミングを含む
区間（３５）のみを通過させるためのゲート手段、 ４３…ループフィルタ、 ５５…ロックアウト検出手段、 ４９…ループゲイン切替手段。
区間（３５）のみを通過させるためのゲート手段、 ４３…ループフィルタ、 ５５…ロックアウト検出手段、 ４９…ループゲイン切替手段。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中 一隆 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像メディア研究所内
Claims (3)
- 【請求項１】少く共、位相検波器、ループフィルタ、及
び電圧制御発振器を備えてなる位相同期回路（ＰＬＬ）
において、 該位相同期回路のロックアウト状態を検出するためのロ
ックアウト検出手段を備え、 該ＰＬＬのループゲインを増減するためのループゲイン
切替手段を備え、 該ロックアウト検出手段の入力は少く共該位相検波器の
出力に接続され、該ロックアウト検出手段の出力は、該
ループゲイン切替手段を制御するように接続され、 該ロックアウト検出手段の出力が、ロックアウト指示状
態を示す間中、該ループゲイン切替手段をループゲイン
増大側に切り替え、残余の期間中、ループゲイン減小側
に切り替えてなるディスプレイ用位相同期回路。 - 【請求項２】１項において、更に、入力同期信号の検出
用エッジのタイミングを含む区間のみを通過させるため
のゲート手段と、該ゲート手段のゲート作用をＯＮ／Ｏ
ＦＦ切替するためのゲート作用切替手段を備え、 該ゲート手段は、該位相検波器の入力側に配置され、か
つ、該ゲート作用切替手段は、該ロックアウト検出手段
の出力がロックアウト指示状態を示す間中、ゲート作用
を停止するように制御され、残余の期間中、該ゲート作
用を働かせるように制御されてなるディスプレイ用位相
同期回路。 - 【請求項３】１項において、該ロックアウト検出手段の
出力が該位相検波器のロックアウト状態を検出して後、
少く共該位相同期回路の引込時間の期間中、ロックアウ
ト状態を示すように構成されてなるディスプレイ用位相
同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6094135A JPH07302072A (ja) | 1994-05-06 | 1994-05-06 | 耐ノイズ，高速引込形ディスプレイ用位相同期回路 |
| DE4432755A DE4432755A1 (de) | 1994-04-04 | 1994-09-14 | Einstellbare Bildröhren-Anzeigevorrichtung und phasensynchrone Schaltung zur Verwendung in einer Anzeigevorrichtung |
| CN94115299.5A CN1109246A (zh) | 1994-04-04 | 1994-09-15 | 可定标阴线射线管显示设备和显示设备的相位同步电路 |
| US08/306,711 US5712532A (en) | 1994-04-04 | 1994-09-15 | Scalable CRT display device and phase synchronous circuit for use in display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6094135A JPH07302072A (ja) | 1994-05-06 | 1994-05-06 | 耐ノイズ，高速引込形ディスプレイ用位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302072A true JPH07302072A (ja) | 1995-11-14 |
Family
ID=14101963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6094135A Pending JPH07302072A (ja) | 1994-04-04 | 1994-05-06 | 耐ノイズ，高速引込形ディスプレイ用位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154071A (en) * | 1997-08-27 | 2000-11-28 | Nec Corporation | PLL circuit |
| JP2010200383A (ja) * | 1998-08-07 | 2010-09-09 | Thomson Consumer Electronics Inc | 水平周波数信号発生器、同期回路、およびビデオ表示装置 |
-
1994
- 1994-05-06 JP JP6094135A patent/JPH07302072A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154071A (en) * | 1997-08-27 | 2000-11-28 | Nec Corporation | PLL circuit |
| JP2010200383A (ja) * | 1998-08-07 | 2010-09-09 | Thomson Consumer Electronics Inc | 水平周波数信号発生器、同期回路、およびビデオ表示装置 |
| JP2010233248A (ja) * | 1998-08-07 | 2010-10-14 | Thomson Consumer Electronics Inc | 水平周波数信号発生器、同期回路、およびビデオ表示装置 |
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