JPH03175739A - クロック位相制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック位相制御回路に関する。

〔従来の技術〕

従来、この種のクロック位相制御回路は、第４図に一例
が示されるように、クロック３０２と外部クロック３０
１の位相差を制御信号に変換する位相比較回路３１と、
位相比較回路３１から出力される制御信号の高周波数成
分を除去する低域フィルタ３２と、低域フィルタ３２か
ら出力される制御信号により発振周波数が制御される電
圧制御発振回路３３と、を含む位相同期系として構成さ
れており、電圧制御発振回路３３から出力される外部ク
ロック３０１に同期したクロック２０２が、所定の同期
クロックとして使用されているのが一般である。

〔発明が解決しようとする課題〕

上述した従来のクロック位相制御回路においては、クロ
ック位相制御回路に含まれる前記電圧制御発振回路に対
する周波数安定度ならびに制御電圧対周波数変化特性に
関する設計条件が厳しいため、設計上困難な問題が多く
、このために、実際のクロック位相制御回路の動作時に
おいては、電圧制御発振回路が、設計上の発振周波数と
は異なる周波数にロックして発振するという誤動作を生
じる恐れがあるという欠点がある。

〔課題を解決するための手段〕

本発明のクロック位相制御回路は、所定の外部クロック
と当該外部クロックに同期して出力される同期クロック
との位相差を比較して位相差電圧を出力する位相比較回
路と、前記外部クロックの周波数に相応する周波数を有
する内部クロックを発生ずる発振回路と、前記内部クロ
ックに同期した三角波電圧を発生する三角波発生回路と
、前記内部クロックの１屑期ごとに前記位相差電圧を加
算して、当該加算電圧の絶対値と、正負を示す極性情報
とを出力する演算回路と、前記加算電圧の絶対値を入力
して、前記内部クロックの１周期の前半においては前記
加算電圧の絶対値を基準電圧として保持し、前記１周期
の後半においては前記加算電圧の絶対値を演算回路最大
出力電圧から減算した電圧値を基準電圧として保持する
基準電圧設定回路と、前記基準電圧設定回路から出力さ
れる基準電圧と前記三角波電圧との電圧レベルの大小を
判別し、当該電圧レベル判別情報と前記極性情報とを参
照して、所定のレベル値を土蔵して同期クロックとして
出力する電圧比較回路と、を備えて構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例を示すブロック図である。第
１図に示されるように、本実施例は、位相比較回路Ｌ１
と、発振回路１２と、演算回路１３と、基準電圧設定回
路１４と、三角波発生回路Ｉ５と、電圧比較回路１６と
、を備えて構成される。

第１図において、クロック位相の基準となる外部クロッ
ク１０１　と、本クロック位相同期回路の出力となる同
期クロック１０６は、位相比較回路１１において位相比
較され、当該位相差に対応する位相差電圧が出力されて
演算回路１３に入力される。位相比較回路１１の出力と
しては、同期クロック１０６が外部クロック１０１に対
して遅れている時には負の位相差電圧が出力され、進ん
でいる時には正の位相差電圧が出力される。勿論、位相
差の無い場合には位相差電圧は零となる。

演算回路１３においては、発振回路１２から入力される
内部クロックを介して、前記位相差電圧がクロックの１
周期毎に加算され、加算電圧１０３が出力されて基準電
圧設定回路３に入力されるとともに、加算電圧１０３の
正負を示す極性情報１０４が出力されて、電圧比較回路
１６に送られる。

発振吋路１２から出力される内部クロックは、基準電圧
設定回路１４および三角波発生回路Ｉ５にも入力されて
おり、基準電圧設定回路１４においては、前記内部クロ
ックの１周期の前半において演算回路１３から出力され
る加算電圧１０３が基準電圧として保持され、前記内部
クロックのＩＦＭＮの後半においては、演算回路最大出
力電圧から加算電圧１４を減算した電圧値が基準電圧と
して保持される。

他方、三角波発生回路１５においては、発振回路１２か
ら入力される内部クロックに同期した三角波電圧１０２
が土蔵され、電圧比較回１Ｓ１６に入力される。

電圧比較回路１６においては、この三角波電圧１０２と
基準電圧設定回路１４から出力される基準電圧１０５と
を入力して、双方の電圧レベルが比較判別され、演算回
路１３から入力される極性情報１０４がハイレベルの場
合には、三角波電圧１０２が基準電圧１０５よりも低レ
ベルの時にはロウレベルが出力され、三角波電圧１０２
が基準電圧１０５よりも高レベルの時にはハイレベルが
出力される。また、極性情報１０４がロウレベルの場合
には、上記の出力レベルは共に反転して出力される。

第２−Ａ図（ａ＞、　（ｂ）、　（ｃ）、　（ｄ）、　
（ｅ）および（「〉、第２−Ｂ図（ａ）、（ｂ）、（ｃ
）、（ｄ＞、（ｅ）および（「）、および第２−Ｃ図（
ａ、）、　（ｂ）、　（ｃ）、　（ｄ）、　（ｅ）およ
び（ｆ）は、それぞれ前記第１の実施例における主要信
号のタイミング・チャートであり、それぞれ、初期状態
において、内部クロックの位相が、外部クロックに対し
て、（Ａ）半周期進んでいる場合、（Ｂ）１−／４周期
進んでいる場合、および（Ｃ）ｉ／４周期遅棚連いる場
合の各ケースに対応しており、それぞれの初期状態から
始まって、電圧比較回路１６から出力されるレベル信号
が、外部クロック１０′Ｌに同期する同期パルス１０６
として生成されてゆく時ｒＷＩ過程が示されている。

第２−Ａ図＜ａ＞、　（ｂ）、　（ｃ）、　（ｄ）、　
（ｅ）および（ｆ）において、内部クロックに同期した
三角波電圧１０２に対して、外部クロック１０１が半周
棚連れている状態を初期状態とすると、位相比較回路１
１の出力は最大値で始まり、演算回路１３においては前
回の電圧値が加算され、基準電圧設定回路１４において
は、三角波電圧１０２の１周期の＋ｉｉｆ半における加
算電圧１０３が基準電圧として保持され、前記１周期の
後半においては、演算回路１３の加算電圧を演算回路最
大出力から減算した電圧が基準電圧として保持される。

電圧比較回路１６においては、基準電圧設定回路１４か
ら出力される基準電圧１０５と、三角波発生回ｉｉ￥）
＋５から１１ｉ力される三角波電圧１０２が比較される
が、三角波電圧１．０２が基準電圧＋０５よりも低い場
合には、電圧比較回路１６の出力はロウレベルとなり、
三角波電圧１０２が基準電圧１０５よりも高い場合には
、電圧比較回路１６の出力はハイレベルとなる。

内部りロックに同期した三角波電圧１０２に対して、外
部クロック１０１が半周棚連れている状態を初期状態と
しているため、位相比較回路１１から出力される位相差
電圧は正となるが、制御作用に対応する時間経過に伴な
い、内部クロックに対して外部りロック１ｆｌｌの位相
が進むと、位相比較回路１１から出力される位相差電圧
は負の電圧に移行する。このため、演算回路Ｉ３にお（
）る加算電圧＋０３は、負電圧の加算に伴ない１周期毎
に低下してゆく。位相比較回路１１から出力される位相
差電圧は、位相差の極性に対応して正または負に変化す
るため、加算電圧１０３は、位相比較回路ＩＩから１］
）力される位相差電圧が零になるように、所定の一定値
に近づいてゆく。また、これに伴ない、基準電圧設定回
路１４の出力である基準電圧］０５も規則的に変化して
ゆく。なお、この場合、演算回路１３における演算出力
１０３は負になることがないため、極性情報１０４は常
時ハイレベルのままに保持される。

第２−Ｂ図（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）お
よび（ｆ）においては、内部クロックに同期した三角波
電圧１０２に対して、外部クロック１０１が１／４周期
遅れている状態を初期状態としており、当初においては
位相比較回路１１の出力は正の電圧となる。動作の要点
は、前述の第２−Ａの場合と同様である。位相制御作用
を介して内部クロックに対して外部クロックの位相が進
むと、位相比較回路１１における位相差電圧は負となり
、従って、演算回路１３における加算電圧値は低下して
ゆく。位相比較回路１１における位相差電圧の正負に対
応して、演算回路１３における加算電圧は、位相差が零
となるように一定値に近づいてゆき、基準電圧設定回路
＋４における出力も、規則的に変化してゆく。この場合
も、演算回路Ｊ３における加算電圧値が負とはならない
ので、極性情報１０４はハイレベルのままである。

次に、第２−Ｃ図（ａ）、（ｂ）、（ｃ）、（ｄ）、（
ｅ）および（ｆ）においては、内部クロックに同期した
三角波電圧１０２に対して、外部クロック１０１が１／
４周期進んでいる状態を初期状態としているため、当初
においては位相比較回路■１の出力は負の電圧となり、
極性情報１０４はロウレベルの状態からハイレベルの状
態に変化してゆく。この極性情報１０４におけるロウレ
ベルからハイレベルえの反転に伴ない、電圧比較回路１
６の出力レベルも反転する。

位相比較回路１１における位相差の極性によって位　０ 相差電圧の正負が変化するため、演算回路１３において
、前記位相差電圧を加算してゆけば、位相差が零になる
ように演算回路１６の演算出力１０５は一定値に近づい
てゆく。これに伴ない、基準電圧設定回路１４の出力で
ある基準電圧１０５も規則的に変化してゆく。

次に、本発明の第２の実施例について説明する。第３図
は、第２の実施例を示すブロック図であり、位相比較回
路２１と、発振回路２２と、演算回路２３と、基準電圧
設定回路２４と、三角波発生回路２５と、高速三角波発
生回路２６と、セレクタ２７と、電圧比較口＃ｒ２８と
、を備えて構成される。

第２の実施例の、前記第１の実施例との相違点は、三角
波発生回路２５に対して並列に高速三角波発生回路２６
が接続されていることである。従って、本実施例におい
ては、発振回路２２から出力される内部クロックに対応
して、三角波発生回路２５の出力と、高速三角波発生回
路２６の出力の、２種類の三角波電圧がセレクタ２７に
入力され、その内の一方が選択されて電圧比較回路２８
に入力される。本実施例においては、外部クロック２０
１の位相に対して、電圧比較回路２８の出力位相が近づ
いた時点において、電圧比較回路２８に入力される角波
電圧を、高速三角波発生回路２６による２倍の周波数の
高速三角波電圧に切替え、三角波電圧における時間的な
レベル変化を大きくすることにより１位相差の少ない場
合においても、位相比較回路２１において出力される位
相差電圧のレベルをアヅプさせ、結果的にクロック位相
制御回路における位相誤差を、より小さい値に抑制する
ことができる。

〔発明の効果〕

以上、詳細に説明したように、本発明は、所定の外部ク
ロックに対応して、内部クロックに同期して生成される
三角波電圧と、前記内部クロックの１周期ごとに加算さ
れる位相差電圧の加算電圧を介して設定される規準電圧
とを比較する手段を用いて同期クロックを生成すること
により、従来の電圧制御発振回路に付帯して介在する周
波数安定度に拘わる問題点を完全に排除することができ
るという効果がある。

【図面の簡単な説明】

第１図は、本発明の第１−の実施例のブロック図、第２
−Ａ図（ａ）、（ｂ’）、（ｃ）、（ｄ）、（ｅ）およ
び（ｆ）。 第２−Ｂ図（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）お
よび〈ｒ）、および第２−Ｃ図（ａ）、　（ｂ）、　（
ｃ）、　（ｄ）、　（ｅ）および（ｆ）は、それぞれ前
記第１の実施例における主要信号のタイミング・チャー
ト、第３図は、本発明の第２の実施例のブロック図、第
４図は、従来例のブロック図である。 図において、１１，２１．３１・・・・・・位相比較回
路、１２゜２２・・・−・・発振回路、１３．２３・・
・・・−演算回路、１４．２４基準電圧設定回路、１５
．２５・・・・−・三角波発生回路、１６．２８・・・
・・・電圧比較回路、２６・・−・・・高速三角波発生
回路、２７・・・・・−セレクタ、３２−・・・・・低
域フィルタ、３３・−・・・・電圧制御発振回路。

Claims (1)

1. 【特許請求の範囲】 所定の外部クロックと当該外部クロックに同期して出力
   される同期クロックとの位相差を比較して位相差電圧を
   出力する位相比較回路と、 前記外部クロックの周波数に相応する周波数を有する内
   部クロックを発生する発振回路と、前記内部クロックに
   同期した三角波電圧を発生する三角波発生回路と、 前記内部クロックの１周期ごとに前記位相差電圧を加算
   して、当該加算電圧の絶対値と、正負を示す極性情報と
   を出力する演算回路と、 前記加算電圧の絶対値を入力して、前記内部クロックの
   １周期の前半においては前記加算電圧の絶対値を基準電
   圧として保持し、前記１周期の後半においては前記加算
   電圧の絶対値を演算回路最大出力電圧から減算した電圧
   値を基準電圧として保持する基準電圧設定回路と、 前記基準電圧設定回路から出力される基準電圧と前記三
   角波電圧との電圧レベルの大小を判別し、当該電圧レベ
   ル判別情報と前記極性情報とを参照して、所定のレベル
   値を生成して同期クロックとして出力する電圧比較回路
   と、 を備えることを特徴とするクロック位相制御回路。