JPH1079664A - 位相同期クロック信号発生器及び位相同期クロック信号発生方法 - Google Patents

Abstract

(57)【要約】 【課題】 安価なバイポーラプロセスにより、高速高同
期精度で且つ比較的周波数範囲の広い同期クロック信号
発生器及び同期クロック信号発生方法を提供する。 【解決手段】 クロック信号ＣＫ０のデューティを５０
％に再生するデューティ再生部１１と、この出力を入力
とし遅延量がＴｏ・Ｍ／Ｎの複数の可変遅延手段を直列
接続した可変遅延手段群１２と、この各可変遅延手段の
出力を同期トリガ信号ＮＨＤのエッジでラッチするラッ
チ部１３と、この出力に応じて可変遅延手段群１２の出
力の中から第１及び第２の信号を選択出力する選択部１
４と、この第１の出力を遅延させる遅延手段１５と、同
期トリガ信号ＮＨＤを遅延させる遅延手段１６と、遅延
手段１５の出力を遅延手段１６の出力エッジでラッチす
るラッチ手段１７とを備え、遅延手段１５の出力と選択
部１４の第２の出力とをラッチ手段１７の出力に応じて
切り替え、同期クロック信号ＳＣＫとして出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期トリガ信号に
同期したクロック信号を発生する位相同期クロック信号
発生器、及び位相同期クロック信号発生方法に関する。

【０００２】

【従来の技術】レーザービームプリンタ（ＬＢＰ）にお
いては、レーザービームを感光体に一定速度で走査しな
がら照射し、その照射された箇所だけ印荷してトナーを
付着させる。このとき、レーザー照射の同期をとるため
に、感光ドラムと機械的に一定な位置にビームディテク
ト（ＢＤ）ミラーを配置して、これにレーザービームを
照射させ反射光を光電変換して電気パルス信号に変換
し、これを水平同期（ＮＨＤ）信号としている。

【０００３】このようなＬＢＰシステムにおいて、従来
は図１１（ａ）に示すような同期信号発生器（第１の従
来例）を使用している。

【０００４】図中の水晶発振器１０１は必要とされる同
期クロック信号の周波数（ｆｏ）のＮ倍周波数のクロッ
ク信号ＣＫ０を出力してしている。このクロック信号Ｃ
Ｋ０はＮカウンタ１０２に入力され、そのクリア端子に
ＮＨＤ信号＝“Ｈ”が入力されたときは、出力端子は周
波数ｆｏの同期クロック信号ＳＣＫを出力する。クリア
端子にＮＨＤ信号＝“Ｌ”が入力されると、Ｎカウンタ
１０２はカウントクリアされ、出力端子は“Ｌ”にな
る。

【０００５】すなわち、ＮＨＤ信号の立ち上がりエッジ
でＮカウンタ１０２はカウントを開始するので、このエ
ッジに同期した同期クロック信号ＳＣＫを発生させるこ
とができる。図１１（ｂ）は、上記第１の従来例の動作
を示すタイミングチャートである。同期クロックＳＣＫ
の同期ジッタ量Ｔｉは、クロック信号ＣＫ０の１周期
（１／Ｎｆｏ）に等しい。

【０００６】図１２は、従来の他の同期信号発生器（第
２の従来例）の構成例を示すブロック図である。

【０００７】図中の水晶発振器２０１の出力ＣＫ０は、
必要な同期クロックＳＣＫの周波数ｆｏと等しく、三角
波発生部２０２に入力する。三角波発生部２０２は、Ｃ
Ｋ０信号に同期した三角波信号ＴＲＩと、この三角波信
号ＴＲＩの立ち上がりスロープ期間＝“Ｌ”及び立ち下
がりスロープ期間“Ｈ”のクロック信号Ｑを出力する。

【０００８】この三角波発生部２０２の出力側は、ＤＣ
発生部２０３及び比較器２０４の正入力端子に接続され
ている。ＤＣ発生部２０３は、三角波の上頂点から１０
％レベルのＤＣ１と、９０％レベルのＤＣ５と、ＤＣ１
〜ＤＣ５間を４等分すなわち３０％、５０％、７０％レ
ベルのＤＣ２、ＤＣ３、ＤＣ４とを発生する。

【０００９】ＤＣ１〜ＤＣ５は、それぞれ比較器２０４
の負入力端子に接続され、正入力端子に入力されている
ＴＲＩとの比較結果Ｐ１〜Ｐ５を発生させる。この比較
結果Ｐ１〜Ｐ５はＤＣ１〜ＤＣ５とＴＲＩとの関係か
ら、それぞれ周期が１／ｆｏでデューティが１０％、３
０％、５０％、７０％、９０％のパルス信号となる。

【００１０】比較結果ＰＩ〜Ｐ５及びクロック信号Ｑ
は、位相検出及びＳＰ，ＲＰコントロール部２０５に接
続される。位相検出及びＳＰ，ＲＰコントロール部２０
５は、もう１つの入力信号である同期トリガ信号ＮＨＤ
の立ち上がりエッジが、Ｐ１〜Ｐ５の各エッジが作り出
すゾーン（Ｚ０〜Ｚ９）のどこに入力されたかを検出及
び記憶し、それに応じたセットパルスＳＰ、リセットパ
ルスＲＰを出力する。ＳＰ、ＲＰが入力されるＲＳ−フ
リップフロップ（ＲＳ−ＦＦ）２０６の出力は、同期ト
リガ信号ＮＨＤに同期した同期クロック信号となる。

【００１１】図１３は、上記第２の従来例の動作を説明
するタイミングチャートである。ＮＨＤ位相の検出及び
記憶は、比較結果Ｐ１〜Ｐ５及びクロック信号Ｑを同期
トリガ信号ＮＨＤの立ち上がりエッジでラッチしたラッ
チ結果を位相データとし、次の同期トリガ信号ＮＨＤの
入力エッジまでそのデータを保存する。

【００１２】Ｚ０〜Ｚ９の各ゾーンにＮＨＤエッジが入
力された場合のＳＰ、ＲＰの組み合わせを図１４に示
す。同期クロック信号ＳＣＫは、ＳＰ、ＲＰによって周
波数がｆｏでデューティ５０％のＭＨＤエッジに同期し
たクロック信号となる。同期ジッタ量Ｔｊは、各ゾーン
Ｚ０〜Ｚ９の間隔である。

【００１３】図１５は、従来の他の同期信号発生器（第
３の従来例）の構成例を示すブロック図である。

【００１４】水晶発振器３０１の出力ＣＫ０は、必要な
同期クロック周波数ｆｏと等しく、遅延量がＴｏ／Ｎで
Ｎ個直列に接続されている遅延回路群３０２に接続され
ている。遅延回路群３０２の出力ＤＣＫ０〜ＤＣＫ（Ｎ
-1）は、位相検出を目的とするラッチ部３０３に入力さ
れ、同期トリガ信号ＮＨＤのエッジでラッチされる。

【００１５】ラッチ出力Ｑ０〜Ｑ（Ｎ-1）及び遅延回路
群３０２の出力ＤＣＫ０〜ＤＣＫ（Ｎ-1）は選択部３０
４に入力され、ラッチデータＱ０〜Ｑ（Ｎ-1）に応じて
ＮＨＤエッジに同期した同期クロック信号ＳＣＫを出力
する。

【００１６】図１６は、上記第３の従来例の動作を示す
タイミングチャートである。

【００１７】同期クロック信号ＳＣＫのＮＨＤエッジに
対する同期ジッタ量Ｔｊは、遅延回路１個の遅延量であ
る。遅延回路にはＣＭＯＳゲートの入出力遅延を用いる
ものが簡単であるが、同期クロック信号の周波数を広い
範囲でカバーしようとすると図１７に示すようなバイポ
ーラプロセスで可変遅延回路を構成した方がよい。

【００１８】図１８は、図１７に示す可変遅延回路の動
作を示すタイミングチャートである。バイアスＶＢで与
えられる定電流源電流値Ｉ１を一定とし、バイアスＶｄ
で与えられる定電流源電流値（遅延量制御電流値）Ｉｏ
を大きくすると遅延量が小さくなり、Ｉｏを小さくする
と遅延量が大きくなる。Ｔｄ（遅延量）は、約（２Ｖ・
Ｃｏ／Ｉｏ）として表される（但し、Ｖ＝Ｒ１・Ｉ
１）。

【００１９】

【発明が解決しようとする課題】しかしながら、カラー
化や、さらなる高速高精細が求められるＬＢＰでは、同
期クロック周波数は高周波化され、望まれる同期ジッタ
量Ｔｊも小さくなってくる。しかしながら上記第１、第
２及び第３従来例では、以下のような問題点がある。

【００２０】上記第１の従来例では、必要なクロック周
波数ｆｏのＮ倍の周波数のクロック信号ＣＫ０が必要な
ため、例えばｆｏ＝５０Ｍｈｚ、同期ジッタ量Ｔｊ＝Ｔ
ｏ／３２を実現するには、１．６Ｇｈｚのクロック信号
を発生させる必要がある。これは、水晶振動子とＣＭＯ
Ｓ等の安価な組み合わせでは実現不可能で、しかも、こ
のような高周波を扱う際のノイズ対策の面でもコストが
増大するという問題がある。

【００２１】上記第２の従来例では、水晶振動子は必要
な同期クロック周波数でよいが、同様にｆｏ＝５０Ｍｈ
ｚ、同期ジッタ量Ｔｊ＝Ｔｏ／３２を実現するには、図
１６における各ゾーン幅を０．６２５ｎｓｅｃにしなけ
ればならず、三角波信号ＴＲＩと一番上のＤＣレベルＤ
Ｃ１の比較結果を０．６２５ｎｓｅｃのような細いパル
スを出力伝送することは困難である。安価で比較的高速
なバイポーラプロセスを使う場合は、ＩＣ内部で扱うパ
ルス幅はせいぜい２ｎｓｅｃ程度が妥当である。

【００２２】上記第３の従来例では、水晶振動子は必要
な同期クロック周波数でよいが、同様にｆｏ＝５０Ｍｈ
ｚ、同期ジッタ量Ｔｊ＝Ｔｏ／３２を実現するには、上
記第２の従来例と同様に１個の可変遅延回路の遅延量を
０．６２５ｎｓｅｃにしなければならない。計算の上で
も図１７における容量Ｃｏを例えば３ｐＦ、Ｒ１・Ｉ１
＝０．５ｖとすると、遅延量制御電流Ｉｏは４．８ｍＡ
も必要になってしまい、実際には、図１９に示す回路の
入出力遅延で０．５から１ｎｓｅｃ程度の遅延があるの
で、可変遅延回路出力としては４ｎｓｅｃ程度の最小遅
延量が妥当で、０．６２５ｎｓｅｃを得るのは不可能に
近い。

【００２３】本発明は上記従来の問題点に鑑み、安価な
バイポーラプロセスにより、高速高同期精度でしかも比
較的周波数範囲の広い同期クロック信号発生器及び同期
クロック信号発生方法を提供することを目的とする。

【００２４】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明である位相同期クロック信号発生器は、
入力されるクロック信号に基づき、同期ジッタ量がＴｏ
／Ｎ（Ｔｏは周期，Ｎは整数）で同期トリガ信号に同期
した同期クロック信号を発生させる位相同期クロック信
号発生器において、入力される前記クロック信号のデュ
ーティを５０％に再生するデューティ再生部と、前記デ
ューティ再生部の出力を入力とし遅延量がＴｏ・Ｍ／Ｎ
（Ｍは整数）の複数の可変遅延手段を直列接続した可変
遅延手段群と、前記可変遅延手段群の各可変遅延手段の
出力を前記同期トリガ信号のエッジでラッチするラッチ
部と、前記ラッチ部の出力に応じて前記可変遅延手段群
の出力の中から第１及び第２の信号を選択出力する選択
部と、前記選択部の第１の出力を遅延させる第１の遅延
手段と、前記同期トリガ信号を遅延させる第２の遅延手
段と、前記第１の遅延手段の出力を前記第２の遅延手段
の出力エッジでラッチするラッチ手段と、前記第１の遅
延手段の出力と前記選択部の第２の出力とを前記ラッチ
手段の出力に応じて切り替え、前記同期クロック信号と
して出力する切り替え手段とを備えたものである。

【００２５】第２の発明である位相同期クロック信号発
生器では、上記第１の発明において、前記デューティ再
生部は、入力する前記クロック信号を所定の遅延量で遅
延する第１の可変遅延回路と、前記クロック信号と前記
第１の可変遅延回路の出力との排他的論理和をとって、
その結果を前記可変遅延手段群へ出力する第１の排他的
論理和回路と、この第１の排他的論理和回路の出力を入
力とする第１のチャージポンプ回路とを備え、前記第１
のチャージポンプ回路の出力に基づいて前記第１の可変
遅延回路の遅延量を制御する構成にしたものである。

【００２６】第３の発明である位相同期クロック信号発
生器では、上記第２の発明において、前記クロック信号
の立ち下がりエッジに同期して前記第１の可変遅延回路
の出力を取り込む第１のフリップフロップと、この第１
のフリップフロップの反転出力と前記第１の排他的論理
和回路の出力との論理和をとる第１の論理和回路とを前
記デューティ再生部に設け、前記第１の論理和回路の出
力を前記第１のチャージポンプ回路の入力としたもので
ある。

【００２７】第４の発明である位相同期クロック信号発
生器では、上記第１乃至第３の発明において、前記可変
遅延手段群中の前記各可変遅延手段の遅延量を制御する
遅延量制御手段を設けたものである。

【００２８】第５の発明である位相同期クロック信号発
生器では、上記第４の発明において、前記遅延量制御手
段は、前記可変遅延手段群中の所定段から出力される信
号と前記デューティ再生部の出力との排他的論理和をと
る第２の排他的論理和回路と、この第２の排他的論理和
回路の出力を入力とする第２のチャージポンプ回路とを
備え、前記第２のチャージポンプ回路の出力に基づいて
前記可変遅延手段群中の各可変遅延手段の遅延量を制御
する構成としたものである。

【００２９】第６の発明である位相同期クロック信号発
生器では、上記第５の発明において、前記デューティ再
生部の出力の立ち下がりエッジに同期して前記可変遅延
手段群中の初段の出力を取り込む第２のフリップフロッ
プと、前記第２の排他的論理和回路の出力と前記第２の
フリップフロップの反転出力との論理和をとる第２の論
理和回路とを前記遅延量制御手段に設け、前記第２の論
理和回路の出力を前記第２のチャージポンプ回路の入力
としたものである。

【００３０】第７の発明である位相同期クロック信号発
生器では、上記第６の発明において、前記デューティ再
生部の出力の立ち下がりエッジに同期して前記可変遅延
手段群中の前記所定段の前段の出力を取り込む第３のフ
リップフロップと、前記第２の論理和回路の出力と前記
第３のフリップフロップの反転出力との論理積をとる論
理積回路とを前記遅延量制御手段に設け、前記論理積回
路の出力を前記第２のチャージポンプ回路の入力とした
ものである。

【００３１】第８の発明である位相同期クロック信号発
生方法は、クロック信号を入力し、このクロック信号に
基づいて同期ジッタ量がＴｏ／Ｎ（Ｔｏは周期，Ｎは整
数）で同期トリガ信号に同期した同期クロック信号を発
生させる位相同期クロック信号発生方法において、遅延
量がＴｏ・Ｍ／Ｎ（Ｍは整数）の複数の可変遅延手段を
直列接続した可変遅延手段群と、前記可変遅延手段群の
各可変遅延手段の出力を前記同期トリガ信号のエッジで
ラッチするラッチ部と、前記ラッチ部の出力に応じて前
記可変遅延手段群の出力の中から第１及び第２の信号を
選択出力する選択部と、前記選択部の第１の出力を遅延
させる第１の遅延手段と、前記同期トリガ信号を遅延さ
せる第２の遅延手段と、前記第１の遅延手段の出力を前
記第２の遅延手段の出力エッジでラッチするラッチ手段
とを用意し、入力したクロック信号のデューティを５０
％に再生するデューティ再生処理を行い、前記可変遅延
手段群に前記デューティ再生処理の再生処理結果を入力
し、前記第１の遅延手段の出力と前記選択部の第２の出
力を前記ラッチ手段の出力に応じて切り替え、前記同期
クロック信号として出力するようにしたものである。

【００３２】第９の発明である位相同期クロック信号発
生方法では、第８の発明において、前記デューティ再生
処理は、入力するクロック信号を所定の遅延量で遅延す
る第１の可変遅延回路と、前記クロック信号と前記第１
の可変遅延回路の出力との排他的論理和をとる第１の排
他的論理和回路と、この第１の排他的論理和回路の出力
を入力とする第１のチャージポンプ回路とを用意し、前
記第１の排他的論理和回路により、前記第１の可変遅延
回路の出力と前記クロック信号との排他的論理和をとっ
て、その結果を再生処理結果として前記可変遅延手段群
へ出力するとともに、この再生処理結果を入力とする前
記第１のチャージポンプ回路の出力に基づいて前記第１
の可変遅延回路の遅延量を制御するようにしたものであ
る。

【００３３】第１０の発明である位相同期クロック信号
発生方法では、第９の発明において、前記デューティ再
生処理は、前記クロック信号の立ち下がりエッジに同期
して前記第１の可変遅延回路の出力を取り込む第１のフ
リップフロップと、この第１のフリップフロップの反転
出力と前記排他的論理和結果との論理和をとる第１の論
理和回路とを用意し、前記第１の論理和回路の出力を前
記第１のチャージポンプ回路に入力し、この第１のチャ
ージポンプ回路の出力に基づいて前記第１の可変遅延回
路の遅延量を制御するようにしたものである。

【００３４】第１１の発明である位相同期クロック信号
発生方法では、第８乃至第１０の発明において、前記可
変遅延手段群中の前記各可変遅延手段の遅延量を制御す
る遅延量制御処理を行うようにしたものである。

【００３５】第１２の発明である位相同期クロック信号
発生方法では、第１１の発明において、前記遅延量制御
処理は、前記可変遅延手段群中の所定段から出力される
信号と前記デューティ再生部の出力との排他的論理和を
とる第２の排他的論理和回路と、この第２の排他的論理
和回路の出力を入力とする第２のチャージポンプ回路と
を用意し、前記第２のチャージポンプ回路の出力に基づ
いて前記可変遅延手段群中の各可変遅延手段の遅延量を
制御するようにしたものである。

【００３６】第１３の発明である位相同期クロック信号
発生方法では、第１２の発明において、前記遅延量制御
処理は、前記デューティ再生部の出力の立ち下がりエッ
ジに同期して前記可変遅延手段群中の初段の出力を取り
込む第２のフリップフロップと、前記第２の排他的論理
和回路の出力と前記第２のフリップフロップの反転出力
との論理和をとる第２の論理和回路とを用意し、前記第
２の論理和回路の出力を前記第２のチャージポンプ回路
に入力し、前記第２のチャージポンプ回路の出力に基づ
いて前記可変遅延手段群中の各可変遅延手段の遅延量を
制御するようにしたものである。

【００３７】第１４の発明である位相同期クロック信号
発生方法では、第１３の発明において、前記遅延量制御
処理は、前記デューティ再生部の出力の立ち下がりエッ
ジに同期して前記可変遅延手段群中の前記所定段の前段
の出力を取り込む第３のフリップフロップと、前記第２
の論理和回路の出力と前記第３のフリップフロップの反
転出力との論理積をとる論理積回路とを用意し、前記論
理積回路の出力を前記第２のチャージポンプ回路に入力
し、前記第２のチャージポンプ回路の出力に基づいて前
記可変遅延手段群中の各可変遅延手段の遅延量を制御す
るようにしたものである。

【００３８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００３９】図１は、本発明の実施の一形態に係る同期
クロック信号発生器の基本構成を示すブロック図であ
り、図２及び図３は、本発明の実施形態に係る同期クロ
ック信号発生器の具体的な構成図である。

【００４０】この同期クロック信号発生器は、入力され
るクロック信号ＣＫ０のデューティを５０％に再生する
クロックデューティ再生部１１と、このクロックデュー
ティ再生部１１の出力を入力とし遅延量がＴｏ・Ｍ／Ｎ
（Ｍは整数）の複数の可変遅延手段を直列接続した可変
遅延手段群１２と、この可変遅延手段群１２の各可変遅
延手段の出力を同期トリガ信号ＮＨＤのエッジでラッチ
するラッチ部１３と、このラッチ部１３の出力に応じて
可変遅延手段群１２の出力の中から第１及び第２の信号
を選択出力する選択部１４と、この選択部１４の第１の
出力を遅延させる第１の遅延手段１５と、同期トリガ信
号ＮＨＤを遅延させる第２の遅延手段１６と、第１の遅
延手段１５の出力を第２の遅延手段１６の出力エッジで
ラッチするラッチ手段１７と、前記第１の遅延手段１５
の出力と前記選択部１４の第２の出力とを前記ラッチ手
段１７の出力に応じて切り替え、同期クロック信号ＳＣ
Ｋとして出力する切り替え手段１８とを備えたものであ
る。

【００４１】次に図２及び図３を用いて、本実施形態に
係る同期クロック信号発生器（同期ジッタ量Ｔｏ／３
２）の具体的な構成を説明する。なお、図２と図３は、
それぞれ接続子Ｋ１〜Ｋ１９で接続されている。

【００４２】図２及び図３に示す本実施形態の同期クロ
ック信号発生器は、水晶発振器２１は、必要な同期クロ
ック信号周波数ｆｏと同周波数のクロック信号ＣＫ０を
出力する。クロック信号ＣＫ０は２分周器２２に入力さ
れ周波数ｆｏ／２、デューティ５０％のクロック信号Ｃ
Ｋ２となる。

【００４３】クロック信号ＣＫ２は、可変遅延回路１１
ａ、及びＥＸＯＲゲート１１ｂの入力回路に接続されて
いる。ＥＸＯＲゲート１１ｂのもう一方の入力端子には
可変遅延回路１１ａの出力が接続されていて、ＥＸＯＲ
ゲート１１ｂの出力Ｐ０は可変遅延回路群１２の入力端
子及びＯＲゲート１１ｃの入力端子に接続されている。
ＯＲゲート１１ｃのもう一方の入力端子にはＤＦＦ１１
ｆの負出力が接続されている。

【００４４】ＤＦＦ１１ｆのデータ入力端子には可変遅
延回路１１ａの出力が接続されており、負極性入力端子
であるクロック入力端子（立ち下がりエッジが有効）に
は２分周器２２の出力であるＣＫ２が接続されている。
ＤＦＦ１１ｆの負出力は、可変遅延回路１１ａの遅延量
がＣＫ２の“Ｈ”期間、すなわちＴｏ以下であれば
“Ｈ”を出力し、Ｔｏを越えていれば“Ｌ”を出力す
る。

【００４５】ＯＲゲート１１ｃの出力は、チャージポン
プ（ＣＰ）１１ｄに接続され、ＣＰ１１ｄの出力はロー
・パス・フィルタ（ＬＰＦ）１１ｅに接続され、ＬＰＦ
１１ｅの出力が可変遅延回路１１ａ、可変遅延回路１６
Ａ、３１（図３）の遅延量制御端子に接続されている。

【００４６】可変遅延回路群１２は、同遅延量の７個の
可変遅延回路１２ａ〜１２ｈが直列に接続され、各々の
可変遅延回路出力をＰＩ〜Ｐ７とする。ＤＦＦ２３は、
そのデータ入力端子には可変遅延回路群１２の初段の可
変遅延回路１２ａの出力Ｐ１が接続されており、負極性
入力端子であるクロック入力端子（立ち下がりエッジが
有効）には可変遅延回路群１２の入力信号Ｐ０が接続さ
れている。

【００４７】ＤＦＦ２３の出力は、可変遅延回路群１２
の初段の可変遅延回路１２ａの遅延量がＴｏ／２以下で
あれば“Ｌ”を出力し、Ｔｏ／２を越えていれば“Ｈ”
を出力する。ＥＸＯＲゲート２５の入力端子にはＰ０と
可変遅延回路群１２の第４段目の可変遅延回路１２ｄの
負出力ＮＰ４が接続されている。ＥＸＯＲゲート２５の
出力はＯＲゲート２６の入力端子に接続されており、Ｏ
Ｒゲート２６のもう一方の入力端子にはＤＦＦ２３の負
出力が接続されている。

【００４８】ＯＲゲート２６の出力はＡＮＤゲート２７
の入力端子に接続されている。ＡＮＤゲート２６のもう
一方の入力端子にはＤＦＦ２４の負出力が接続されてい
る。ＤＦＦ２４のデータ入力端子には、可変遅延回路群
１２の第３段目の可変遅延回路１２ｃの出力が接続され
ており、負極性入力端子であるクロック入力端子（立ち
下がりエッジが有効）には可変遅延回路群１２の入力信
号Ｐ０が接続されている。

【００４９】ＡＮＤゲート２７の出力は、ＣＰ２８及び
ＬＰＦ２９を経て、可変遅延回路群１２の全ての可変遅
延回路１２ａ〜１２ｇ及び可変遅延回路１５の各遅延量
制御端子に共通接続されている。可変遅延回路群１２の
入出力Ｐ９〜Ｐ７は、ラッチ部１３のＤＦＦ１３ａ〜２
３ｈの各データ入力端子にそれぞれ接続されている。ラ
ッチ部１３のクロック入力端子には同期トリガ信号ＮＨ
Ｄが入力されている。ラッチ部１３出力のラッチデータ
Ｑ０〜Ｑ７は選択部１４に接続されている。選択部１４
には、さらにＰ０〜Ｐ７も入力されている。

【００５０】選択部１４では、Ｑ０〜Ｑ７の状態に応じ
てＰＤ、ＰＸの２つのクロック信号をＰ０〜Ｐ７の中か
ら選択する。その構成は、図３に示すように、ＡＮＤゲ
ートとＮＡＮＤゲートとからなるスイッチ（ＳＷ）１４
ａ〜１４ｐを備えるほか、スイッチ１４ａ〜１４ｄの出
力を入力とする４入力ＯＲゲートＷＯＲ（４）１４ｑ
と、スイッチ１４ｄ〜１４ｈの出力を入力とするＷＯＲ
（４）１４ｒと、ＷＯＲ（４）１４ｑとＷＯＲ（４）１
４ｒの出力を入力とするＯＲゲート１４ｓと、スイッチ
１４ｉ〜１４ｌの出力を入力とするＷＯＲ（４）１４ｔ
と、スイッチ１４ｍ〜１４ｐの出力を入力とするＷＯＲ
（４）１４ｕと、ＷＯＲ（４）１４ｔとＷＯＲ（４）１
４ｕの出力を入力とするＯＲゲート１４Ｖとを備えてい
る。

【００５１】そして、スイッチ（ＳＷ）１４ａ〜１４ｐ
は、入力Ｑ０が“Ｈ”のときにＡＮＤゲートを、また
“Ｌ”のときにＮＡＮＤゲートを選択して動作し、ＯＲ
ゲート１４ｓからは出力ＰＤが、またＯＲゲート１４ｖ
からは出力ＰＸをそれぞれ出力されるようになってい
る。

【００５２】選択部１４の出力ＰＤは可変遅延回路１５
の入力端子に接続されている。可変遅延回路１５の出力
は、ＤＦＦ１７のデータ入力端子に接続され、ＤＦＦ１
７のクロック入力端子には可変遅延回路１６Ａ及び遅延
回路１６Ｂ通過後の同期トリガ信号ＮＨＤ１が接続され
ている。

【００５３】可変遅延回路１６Ａの遅延量は、可変遅延
回路１１ａの遅延量がＴｏ／２のときＴｏとなるように
相対設計されている。遅延回路１６Ｂは、選択部１４の
入出力遅延を同じとするため、選択部１４の入出力遅延
を発生させる回路と同構成をとる。ＤＦＦ１７出力は、
切り替えスイッチ１８の制御端子に接続されている。

【００５４】切り替えスイッチ１８の第１の入力端子に
は、可変遅延回路１５の出力が接続されており、第２の
入力端子には選択部１４の出力ＰＸが接続されている。
可変遅延回路１５の遅延量は、可変遅延回路群１２の各
可変遅延回路１２ａ〜１２ｇの遅延量が（Ｔｏ・１４／
３２）のとき（Ｔｏ・７／３２）となるように相対設計
されている。

【００５５】切り替えスイッチ１８の制御信号が“Ｌ”
のときは第２の入力端子側（ＰＸ）、“Ｈ’のときは第
１の入力端子側（可変遅延回路１５の出力）を選択す
る。切り替えスイッチ１８の出力はＡＮＤゲート３２に
接続されている。ＡＮＤゲート３２のもう一方の入力端
子には、ＮＨＤ１の可変遅延回路３１を通過後のＮＨＤ
２が接続されている。可変遅延回路３１の遅延量は可変
遅延回路１１ａの遅延量がＴｏ／２のとき０．７５Ｔｏ
となるように相対設計されている。

【００５６】また、可変遅延回路１１ａは前述した図１
７、図１８に示す構成とする。ＣＰ１１ｄは図４に示す
ような構成をしている。

【００５７】次に、クロックデューティ再生部１１の動
作を説明する。

【００５８】ＣＰ１１ｄは、図５のタイミングチャート
に示すように動作する。すなわち、入力されるパルスＩ
Ｎ（クロック信号ＣＫ２）のデューティに応じて、入力
パルスＩＮの“Ｌ”期間が大きくなると、ＣＰ１１ｄの
出力ＯＵＴが上昇し、入力パルスＩＮの“Ｌ”期間が小
さくなるとＣＰ１１ｄの出力ＯＵＴが下降する、という
ように出力レベルが変化する。

【００５９】このＣＰ１１ｄの安定条件は入力パルス信
号ＩＮのデューティが５０％でコンデンサＣ１（図４）
の充電期間と放電期間の比率が等しくなったときであ
る。ＥＸＯＲゲート１１ｂの出力Ｐ０は、ＣＫ２が２逓
倍され、デューティは可変遅延回路１１ａの遅延量が大
きくなると“Ｌ”期間が大きくなり、遅延量が小さくな
ると“Ｌ”期間が小さくなる。

【００６０】ＥＸＯＲゲート１１ｂの出力のデューティ
が“Ｌ”期間＞“Ｈ”期間（遅延量＞Ｔｏ／２）となる
とＣＰ１１ｄの出力レベルは上昇し、そのＬＰＦ１１ｅ
の出力である可変遅延回路１１ａの制御端子電圧が上昇
し、可変遅延回路１１ａのＩｏ（図１７、図１８）が増
加し遅延量を小さくする。逆にＥＸＯＲゲート１１ｂの
出力のデューティが“Ｌ”期間＜“Ｈ”期間（遅延量＜
Ｔｏ／２）となるとＣＰ１１ｄの出力レベルは下降し、
そのＬＰＦ１１ｅの出力である可変遅延回路１１ａの制
御端子電圧が下降し、可変遅延回路１１ａのＩｏが増加
し遅延量を大きくする。 したがって、ＥＸＯＲゲート
１１ｂの出力Ｐ０は、周波数ｆｏでデューティが５０％
のクロック信号であり、水晶発振器２１の発振パルスＣ
Ｋ０のデューティが５０％に再生されたことになる。

【００６１】ＤＦＦ１１ｆ及びＯＲゲート１１ｃは、図
６に示すような可変遅延回路１１ａの遅延量が立ち上が
りエッジが“Ｈ”期間を越えるような場合の異常動作防
止回路として機能する。すなわち、遅延制御電流が小さ
いと遅延量が図６に示すような（ｔ２−ｔ１）を越える
値から上述のデューティ再生部１１が動作すると、図６
のように可変遅延回路１１ａが入力の３倍の周期パルス
信号を出力し、ＥＸＯＲゲート１１ｂがＣＰ１１ｄの安
定条件である“Ｈ”／“Ｌ”比率が１になる信号Ｐ０を
出力してしまうモードが存在する。

【００６２】この異常動作を解除するために、ＤＦＦ１
１ｆが可変遅延回路１１ａの出力の立ち上がりエッジが
入力立ち下がりエッジより前にある場合は“Ｌ”（正
常）、可変遅延回路１１ａの出力の立ち上がりエッジが
入力立ち下がりエッジより後ろにある場合“Ｈ”（異
常）と判断し、異常時はＯＲゲート１１ｃにより強制的
に“Ｈ”レベルがＣＰ１１ｄに入力されて遅延量が“大
きい”と判断し、ＣＰ１１ｄの出力を上げ、遅延量制御
電流を大きくし遅延量を小さくする。

【００６３】次に、可変遅延回路群１２の遅延量制御に
ついて、図７のタイミングチャートを参照しつつ説明す
る。なお、可変遅延回路群１２の入出力信号の正極性を
Ｐ０〜Ｐ７、負極性をＮＰ０〜ＮＰ７と示すことにす
る。

【００６４】本実施形態では、可変遅延回路群１２中の
１個の可変遅延回路の遅延量をＴｏ・７／１６になるよ
うにしている。この条件でＰ０と可変遅延回路の４個分
を積算した遅延後のＮＰ４を入力にもつＥＸＯＲゲート
２５の出力は、周期Ｔｏ／２でデューティ５０％にな
る。これは、上述したＣＰ１１ｄの安定条件を満たし安
定することができる。この遅延量制御によって、図７に
示したように可変遅延回路群１３の入出力の立ち上がり
エッジ及び立ち下がりエッジは必要な同期クロック１周
期（Ｔｏ）内にＴｏ／１６間隔で必ず存在していること
になる。

【００６５】ＤＦＦ２３及びＯＲゲート２６は、デュー
ティ再生部１１で説明した可変遅延回路１１ａの異常動
作モードを解除するためのものである。ＤＦＦ２４とＡ
ＮＤゲート２７は，可変遅延回路群１２のもう１つ安定
条件を回避するためのものである。Ｐ０とＮＰ４の位相
がπ／４になる条件として、図９（ａ）に示すように可
変遅延回路遅延量がＴｏ・３／１６がある。

【００６６】図９（ａ），（ｂ），（ｃ）中のＥＱは、
ＤＦＦ２４の出力にかかわらずＰ０とＮＰ４のＥＸＯＲ
をとった場合の出力を示す。しかし、ＤＦＦ２４が、こ
の安定条件で“Ｌ”を出力し、ＡＮＤゲート２７がそれ
を受けＥＸＯＲゲート２５の出力にかかわらず“Ｌ”を
出力することで、ＣＰ２８は、出力電位を下げ遅延量制
御電流を減少させ、図９（ｂ）の遅延量Ｔｏ／３でＤＦ
Ｆ２４が“Ｈ”を出力し、ＥＸＯＲゲート２５はＰ０と
ＮＰ４の位相差信号（図９（ｂ）のＥＱ）を出力する。
図９（ｂ）では、ＥＸＯＲゲート２５の出力は“Ｌ”期
間＞“Ｈ”期間なので、ＣＰ２８は出力電位を降下さ
せ、遅延量制御電流を小さくしてさらに遅延量を小さく
する。図９（ｃ）になると、遅延量がＴｏ・７／１６に
なり、ここで安定する。

【００６７】ラッチ部１３は、上述の可変遅延回路１２
ａ〜１２ｇの入出力Ｐ０〜Ｐ７を同期トリガ信号ＮＨＤ
でラッチすることにより、同期トリガ信号入力位相デー
タ（Ｑ０〜Ｑ７）を得る。選択部１４は、同期トリガ信
号入力位相データ（Ｑ０〜Ｑ７）により、図１０に示す
論理表の通りにＰＤ、ＰＸを出力する。ＰＸは、同期ト
リガ信号ＮＨＤが入力された図７に示したゾーン（Ｚ０
〜Ｚ１５）の前エッジをなす可変遅延回路群１２の出力
パルスである。ＰＤは、可変遅延回路１５によりＴｏ・
７／３２遅延された後、同期トリガ信号ＮＨＤが入力さ
れたゾーン（Ｚ０〜Ｚ１５）の中央に立ち上がりエッジ
がくる可変遅延回路群１２の出力パルスである。

【００６８】可変遅延回路１５は、選択部１４のＰＤ出
力をＴｏ・７／３２遅延させる。可変遅延回路１５の遅
延量制御は、可変遅延回路群１２の制御信号により行わ
れる。可変遅延回路群１２の可変遅延回路１２ａ〜１２
ｇに対して、可変遅延回路１５のコンデンサＣｏ（図１
７参照）を１／２倍、または制御電流Ｉｏを２倍とし、
可変遅延回路群１２の遅延量に対し相対的に１／２の遅
延量にできる。Ｔｏ・７／３２という遅延量は、５０Ｍ
ｈｚの同期クロック周波数では４．３７５ｎｓｅｃであ
り、これは安価なバイポーラプロセスでも十分構成可能
である。

【００６９】可変遅延回路１５の出力Ｐｎｄ（ｎ＝０、
１・・・７）は、可変遅延回路１６Ａ及び遅延回路１６
Ｂによって遅延された同期トリガ信号ＮＨＤ１で（Ｔｏ
＋α）、ＤＦＦ１７において同期トリガ信号入力位相が
選択される。その同期トリガ信号入力位相が、遅延され
た可変遅延回路１５の出力Ｐｎｄの立ち上がりエッジよ
り前か後かを判定する。同期トリガ信号入力位相が前な
らばＤＦＦ１７は“Ｌ”を出力し、後ならば“Ｈ”を出
力する。遅延回路の遅延量αは、可変遅延回路群１２の
出力が選択部１４でＰＤとして選択されるまでの遅延量
である。切り替えスイッチ１８は、ＤＦＦ１７の出力が
“Ｌ”のときに選択部１４の出力ＰＸを、また“Ｈ”の
ときに可変遅延回路１５の出力Ｐｎｄを選択する。

【００７０】これにより、切り替えスイッチ１８の出力
は、同期トリガ信号ＮＨＤに対し、ＰＸとＰｎｄの位相
差すなわちＴｏ／３２の同期ジッタ量で同期したことに
なる。同期トリガ信号入力から同期クロック位相決定ま
で最大で（１＋１／３２）・Ｔｏかかるので、不確定な
パルスを出さないようにＤＦＦ１７に入力されるＮＨＤ
２信号をさらに０．７５Ｔｏ遅延させたＮＨＤ３信号で
ＡＮＤゲート３２によりマスクして同期クロック信号Ｓ
ＣＫとして出力する。同期トリガ信号ＮＨＤ入力から同
期クロック信号ＳＣＫが出力されるまでの時間は２Ｔｏ
である。

【００７１】このように、本実施形態では、可変遅延回
路の最小遅延量を、必要な同期ジッタ量（例えばＴ／３
２）よりも大きく（例えばＴｏ・７／３２）設定するこ
とにより、安価なバイポーラプロセスでも５０Ｍｈｚ以
上で高精度の同期クロック信号を発生させることができ
る。

【００７２】

【発明の効果】以上詳述したように、第１の発明である
位相同期クロック信号発生器によれば、安価なバイポー
ラプロセスでも、例えば５０Ｍｈｚ以上で高精度の同期
クロック信号を発生させることができる。

【００７３】第２の発明である位相同期クロック信号発
生器によれば、上記第１の発明において、デューティ再
生部を簡単かつ的確に構成することができる。

【００７４】第３の発明である位相同期クロック信号発
生器によれば、上記第２の発明において、第１の可変遅
延回路の遅延量が立ち上がりエッジが“Ｈ”期間を越え
るような異常動作を防止することができる。

【００７５】第４の発明である位相同期クロック信号発
生器によれば、上記第１乃至第３の発明において、可変
遅延手段群中の各可変遅延手段の遅延量を制御すること
ができる。

【００７６】第５の発明である位相同期クロック信号発
生器によれば、上記第４の発明において、遅延量制御手
段を簡単かつ的確に構成することができる。

【００７７】第６の発明である位相同期クロック信号発
生器によれば、上記第５の発明において、可変遅延手段
の遅延量が立ち上がりエッジが“Ｈ”期間を越えるよう
な異常動作を防止することができる。

【００７８】第７の発明である位相同期クロック信号発
生器によれば、上記第６の発明において、可変遅延回路
群を安定して動作させることができる。

【００７９】第８の発明である位相同期クロック信号発
生方法によれば、安価なバイポーラプロセスでも、例え
ば５０Ｍｈｚ以上で高精度の同期クロック信号を発生さ
せることができる。

【００８０】第９の発明である位相同期クロック信号発
生方法によれば、上記第８の発明において、デューティ
再生処理を簡単かつ的確に実行することができる。

【００８１】第１０の発明である位相同期クロック信号
発生方法によれば、上記第９の発明において、第１の可
変遅延回路の遅延量が立ち上がりエッジが“Ｈ”期間を
越えるような異常動作を防止することができる。

【００８２】第１１の発明である位相同期クロック信号
発生方法によれば、上記第８乃至第１０の発明におい
て、可変遅延手段群中の各可変遅延手段の遅延量を制御
することができる。

【００８３】第１２の発明である位相同期クロック信号
発生方法によれば、上記第１１の発明において、遅延量
制御処理を簡単かつ的確に実行することができる。

【００８４】第１３の発明である位相同期クロック信号
発生方法によれば、上記第１２の発明において、可変遅
延手段の遅延量が立ち上がりエッジが“Ｈ”期間を越え
るような異常動作を防止することができる。

【００８５】第１４の発明である位相同期クロック信号
発生方法によれば、上記第１３の発明において、可変遅
延回路群を安定して動作させることができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態に係る同期クロック信号
発生器の基本構成を示すブロック図である。

【図２】本発明の実施形態に係る同期クロック信号発生
器の具体的な構成図である。

【図３】図２の続きの図である。

【図４】図２中のＣＰ１１ｄの構成を示す図てある。

【図５】ＣＰ１１ｄの動作を示すタイミングチャートで
ある。

【図６】可変遅延回路の異常動作モードを説明するタイ
ミングチャートである。

【図７】図２に示す同期クロック信号発生器の動作を示
すタイミングチャートである。

【図８】図３に示す同期クロック信号発生器の動作を示
すタイミングチャートである。

【図９】可変遅延回路群の異常安定モード回避を説明す
るタイミングチャートである。

【図１０】選択部の論理表を示す図である。

【図１１】第１の従来例の構成及び動作を示す図であ
る。

【図１２】第２の従来例の構成及び動作を示す図であ
る。

【図１３】第２の従来例の構成及び動作を示す図であ
る。

【図１４】第２の従来例の構成及び動作を示す図であ
る。

【図１５】第３の従来例の構成及び動作を示す図であ
る。

【図１６】第３の従来例の構成及び動作を示す図であ
る。

【図１７】可変遅延回路の構成及び動作を示す図であ
る。

【図１８】可変遅延回路の構成及び動作を示す図であ
る。

【図１９】簡単なバイポーラ回路を示す回路図である。

【符号の説明】

１１ クロックデューティ再生部 １２ 可変遅延手段群 １３ ラッチ部 １４ 選択部 １５ 第１の遅延手段 １６ 第２の遅延手段 １７ ラッチ手段 １８ 切り替え手段 ＮＨＤ 同期トリガ信号 ＣＫ０ クロック信号 ＳＣＫ 同期クロック信号

Claims (14)

【特許請求の範囲】
1. 【請求項１】 入力されるクロック信号に基づき、同期
   ジッタ量がＴｏ／Ｎ（Ｔｏは周期，Ｎは整数）で同期ト
   リガ信号に同期した同期クロック信号を発生させる位相
   同期クロック信号発生器において、 入力される前記クロック信号のデューティを５０％に再
   生するデューティ再生部と、 前記デューティ再生部の出力を入力とし遅延量がＴｏ・
   Ｍ／Ｎ（Ｍは整数）の複数の可変遅延手段を直列接続し
   た可変遅延手段群と、 前記可変遅延手段群の各可変遅延手段の出力を前記同期
   トリガ信号のエッジでラッチするラッチ部と、 前記ラッチ部の出力に応じて前記可変遅延手段群の出力
   の中から第１及び第２の信号を選択出力する選択部と、 前記選択部の第１の出力を遅延させる第１の遅延手段
   と、 前記同期トリガ信号を遅延させる第２の遅延手段と、 前記第１の遅延手段の出力を前記第２の遅延手段の出力
   エッジでラッチするラッチ手段と、 前記第１の遅延手段の出力と前記選択部の第２の出力と
   を前記ラッチ手段の出力に応じて切り替え、前記同期ク
   ロック信号として出力する切り替え手段とを備えたこと
   を特徴とする位相同期クロック信号発生器。
2. 【請求項２】 前記デューティ再生部は、 入力する前記クロック信号を所定の遅延量で遅延する第
   １の可変遅延回路と、前記クロック信号と前記第１の可
   変遅延回路の出力との排他的論理和をとって、その結果
   を前記可変遅延手段群へ出力する第１の排他的論理和回
   路と、この第１の排他的論理和回路の出力を入力とする
   第１のチャージポンプ回路とを備え、前記第１のチャー
   ジポンプ回路の出力に基づいて前記第１の可変遅延回路
   の遅延量を制御する構成にしたことを特徴とする請求項
   １記載の位相同期クロック信号発生器。
3. 【請求項３】 前記クロック信号の立ち下がりエッジに
   同期して前記第１の可変遅延回路の出力を取り込む第１
   のフリップフロップと、この第１のフリップフロップの
   反転出力と前記第１の排他的論理和回路の出力との論理
   和をとる第１の論理和回路とを前記デューティ再生部に
   設け、前記第１の論理和回路の出力を前記第１のチャー
   ジポンプ回路の入力としたことを特徴とする請求項２記
   載の位相同期クロック信号発生器。
4. 【請求項４】 前記可変遅延手段群中の前記各可変遅延
   手段の遅延量を制御する遅延量制御手段を設けたことを
   特徴とする請求項１乃至請求項３記載の位相同期クロッ
   ク信号発生器。
5. 【請求項５】 前記遅延量制御手段は、 前記可変遅延手段群中の所定段から出力される信号と前
   記デューティ再生部の出力との排他的論理和をとる第２
   の排他的論理和回路と、この第２の排他的論理和回路の
   出力を入力とする第２のチャージポンプ回路とを備え、 前記第２のチャージポンプ回路の出力に基づいて前記可
   変遅延手段群中の各可変遅延手段の遅延量を制御する構
   成としたことを特徴とする請求項４記載の位相同期クロ
   ック信号発生器。
6. 【請求項６】 前記デューティ再生部の出力の立ち下が
   りエッジに同期して前記可変遅延手段群中の初段の出力
   を取り込む第２のフリップフロップと、前記第２の排他
   的論理和回路の出力と前記第２のフリップフロップの反
   転出力との論理和をとる第２の論理和回路とを前記遅延
   量制御手段に設け、前記第２の論理和回路の出力を前記
   第２のチャージポンプ回路の入力としたことを特徴とす
   る請求項５記載の位相同期クロック信号発生器。
7. 【請求項７】 前記デューティ再生部の出力の立ち下が
   りエッジに同期して前記可変遅延手段群中の前記所定段
   の前段の出力を取り込む第３のフリップフロップと、前
   記第２の論理和回路の出力と前記第３のフリップフロッ
   プの反転出力との論理積をとる論理積回路とを前記遅延
   量制御手段に設け、前記論理積回路の出力を前記第２の
   チャージポンプ回路の入力としたことを特徴とする請求
   項６記載の位相同期クロック信号発生器。
8. 【請求項８】 クロック信号を入力し、このクロック信
   号に基づいて同期ジッタ量がＴｏ／Ｎ（Ｔｏは周期，Ｎ
   は整数）で同期トリガ信号に同期した同期クロック信号
   を発生させる位相同期クロック信号発生方法において、 遅延量がＴｏ・Ｍ／Ｎ（Ｍは整数）の複数の可変遅延手
   段を直列接続した可変遅延手段群と、前記可変遅延手段
   群の各可変遅延手段の出力を前記同期トリガ信号のエッ
   ジでラッチするラッチ部と、前記ラッチ部の出力に応じ
   て前記可変遅延手段群の出力の中から第１及び第２の信
   号を選択出力する選択部と、前記選択部の第１の出力を
   遅延させる第１の遅延手段と、前記同期トリガ信号を遅
   延させる第２の遅延手段と、前記第１の遅延手段の出力
   を前記第２の遅延手段の出力エッジでラッチするラッチ
   手段とを用意し、 入力したクロック信号のデューティを５０％に再生する
   デューティ再生処理を行い、 前記可変遅延手段群に前記デューティ再生処理の再生処
   理結果を入力し、 前記第１の遅延手段の出力と前記選択部の第２の出力を
   前記ラッチ手段の出力に応じて切り替え、前記同期クロ
   ック信号として出力することを特徴とする位相同期クロ
   ック信号発生方法。
9. 【請求項９】 前記デューティ再生処理は、 入力するクロック信号を所定の遅延量で遅延する第１の
   可変遅延回路と、前記クロック信号と前記第１の可変遅
   延回路の出力との排他的論理和をとる第１の排他的論理
   和回路と、この第１の排他的論理和回路の出力を入力と
   する第１のチャージポンプ回路とを用意し、 前記第１の排他的論理和回路により、前記第１の可変遅
   延回路の出力と前記クロック信号との排他的論理和をと
   って、その結果を再生処理結果として前記可変遅延手段
   群へ出力するとともに、 この再生処理結果を入力とする前記第１のチャージポン
   プ回路の出力に基づいて前記第１の可変遅延回路の遅延
   量を制御することを特徴とする請求項８記載の位相同期
   クロック信号発生方法。
10. 【請求項１０】 前記デューティ再生処理は、 前記クロック信号の立ち下がりエッジに同期して前記第
    １の可変遅延回路の出力を取り込む第１のフリップフロ
    ップと、この第１のフリップフロップの反転出力と前記
    排他的論理和結果との論理和をとる第１の論理和回路と
    を用意し、 前記第１の論理和回路の出力を前記第１のチャージポン
    プ回路に入力し、 この第１のチャージポンプ回路の出力に基づいて前記第
    １の可変遅延回路の遅延量を制御することを特徴とする
    請求項９記載の位相同期クロック信号発生方法。
11. 【請求項１１】 前記可変遅延手段群中の前記各可変遅
    延手段の遅延量を制御する遅延量制御処理を行うことを
    特徴とする請求項８乃至請求項１０記載の位相同期クロ
    ック信号発生方法。
12. 【請求項１２】 前記遅延量制御処理は、 前記可変遅延手段群中の所定段から出力される信号と前
    記デューティ再生部の出力との排他的論理和をとる第２
    の排他的論理和回路と、この第２の排他的論理和回路の
    出力を入力とする第２のチャージポンプ回路とを用意
    し、 前記第２のチャージポンプ回路の出力に基づいて前記可
    変遅延手段群中の各可変遅延手段の遅延量を制御するこ
    とを特徴とする請求項１１記載の位相同期クロック信号
    発生方法。
13. 【請求項１３】 前記遅延量制御処理は、 前記デューティ再生部の出力の立ち下がりエッジに同期
    して前記可変遅延手段群中の初段の出力を取り込む第２
    のフリップフロップと、前記第２の排他的論理和回路の
    出力と前記第２のフリップフロップの反転出力との論理
    和をとる第２の論理和回路とを用意し、 前記第２の論理和回路の出力を前記第２のチャージポン
    プ回路に入力し、 前記第２のチャージポンプ回路の出力に基づいて前記可
    変遅延手段群中の各可変遅延手段の遅延量を制御するこ
    とを特徴とする請求項１２記載の位相同期クロック信号
    発生方法。
14. 【請求項１４】 前記遅延量制御処理は、 前記デューティ再生部の出力の立ち下がりエッジに同期
    して前記可変遅延手段群中の前記所定段の前段の出力を
    取り込む第３のフリップフロップと、前記第２の論理和
    回路の出力と前記第３のフリップフロップの反転出力と
    の論理積をとる論理積回路とを用意し、 前記論理積回路の出力を前記第２のチャージポンプ回路
    に入力し、 前記第２のチャージポンプ回路の出力に基づいて前記可
    変遅延手段群中の各可変遅延手段の遅延量を制御するこ
    とを特徴とする請求項１３記載の位相同期クロック信号
    発生方法。