JP2005229379A

JP2005229379A - クロックセレクタ

Info

Publication number: JP2005229379A
Application number: JP2004036594A
Authority: JP
Inventors: Takaaki Tsushima; 貴晃津嶋
Original assignee: Oki Electric Industry Co Ltd; Oki Techno Creation Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-02-13
Filing date: 2004-02-13
Publication date: 2005-08-25

Abstract

【課題】位相の急激な変動を伴わずにクロック信号を切り替えることができるクロックセレクタを提供する。
【解決手段】クロック信号ｃｋ１，ｃｋ２は、それぞれエッジ制御回路２_１，２_２に与えられると共に、セレクタ１によって一方が基準クロックｒｅｆとして選択され，これらのエッジ制御回路２_１，２_２に与えられる。各エッジ制御回路２_１，２_２では、与えられたクロック信号ｃｋ１，ｃｋ２の立下がりのタイミングを基準クロックｒｅｆに一致させて出力する。エッジ制御回路２_１，２_２の出力信号は、更にエッジ制御回路２_３，２_４で立上がりのタイミングが基準クロックｒｅｆに一致され、セレクタ４で選択出力される。【選択図】図１

Description

本発明は、２系統のクロック信号の内の一方を選択して出力するクロックセレクタ、特に、切り替え時の位相補正機能に関するものである。

高信頼性を実現する二重化システム等では、複数系統のクロック入力方路を備え、クロックセレクタによってその中の１つのクロック信号を選択するように構成したものが多い。このようなシステムでは、複数のクロック信号の周波数は一致しているものの、その位相（即ち、立上がり及び立下がりエッジのタイミング）は、信号経路の相違により一致しない。このため、クロックセレクタによって、選択信号に従ってクロック信号を単純に切り替えた場合には、切り替え前後の２つのクロック信号の位相差のために、パルス幅が極端に短いクロック信号や、極端に長いクロック信号が発生することがあり、誤動作の原因となっていた。
従来、このような不具合を回避するために、次のような方法が採られていた。

（ａ）精密な遅延計算を行い、遅延量の少ない素子を使用することにより、クロック信号の経路の相違による遅延時間差を極力少なくする。更に、不具合が生じた場合に、影響が少ない時期を見計らって系切り替えを行い、問題の発生する確率を低くする。

（ｂ）ＰＬＬ（位相同期ループ）回路を設け、各装置内ではＰＬＬ回路から出力されるクロック信号のみを用いて、入力クロック信号の位相差の影響を受けにくくする。

また、下記特許文献１には、遅延回路によってクロック信号に様々な遅延を与えて、位相の異なる複数のクロック信号を生成し、システムクロックとの間でタイミング条件を満足しているものを、セレクタで選択する位相調整回路が記載されている。

特開２００１−３３９３７７号公報

しかしながら、前記（ａ），（ｂ）等の方法では、次のような問題があった。
精密な遅延計算を行う場合、使用部品や伝送路上の遅延予測等の設計の難度が高くなり、開発コストが増大すると共に開発期間が長くなる。また、遅延が少なく精度の良い部品を使用するため、部品原価が高くなる。更に、クロック波形が鈍ると遅延偏差の増大につながるため、立上がりと立下がりが急峻なクロック信号を使用しなければならないので、外部等に高周波ノイズによる悪影響を与えるおそれがある。

ＰＬＬ回路を設ける場合、このＰＬＬ回路に必要なＶＣＯ（電圧制御水晶発振器）が高価で、部品原価が増大する。また、系切り替え時に同期先クロック信号の位相がステップ状に変化すると、ＰＬＬは位相差に対して周波数を制御する仕組みであるので、ＰＬＬの出力周波数が急激に変化する。このとき、後段の装置でも同様にＰＬＬ回路が使用されていると、追従不能に陥って同期外れが発生するおそれがある。

また、ＰＬＬの周波数制御回路に故障が発生したときには異常な周波数のクロック信号が出力されるが、これによりエラーが発生するのは、その異常な周波数に対して追従できなかった後段の装置であり、真の故障箇所を判定することが難しくなる。

本発明は、精密な遅延計算を行う必要がなく、特別に遅延の少ない精度の良い部品を使用する必要もなく、かつ、ＰＬＬ回路のように同期外れの原因となる要素を持った回路を使用せずに、位相の急激な変動を伴わずにクロック信号を切り替えることができるクロックセレクタを提供することを目的としている。

本発明のクロックセレクタは、第１または第２のクロック信号を選択して基準クロック信号として出力する第１の選択手段と、前記第１のクロック信号と前記基準クロック信号が与えられ、該第１のクロック信号の位相を制御して、その立上がりと立下がりのタイミングを前記基準クロック信号の立上がりと立下がりのタイミングに一致させて出力する第１のエッジ制御手段と、前記第２のクロック信号と前記基準クロック信号が与えられ、該第２のクロック信号の位相を制御して、その立上がりと立下がりのタイミングを前記基準クロック信号の立上がりと立下がりのタイミングに一致させて出力する第２のエッジ制御手段と、前記第１の選択手段で前記第１のクロック信号が選択されているときには前記第１のエッジ制御手段の出力信号を選択して出力し、該第１の選択手段で前記第２のクロック信号が選択されているときには前記第２のエッジ制御手段の出力信号を選択して出力する第２の選択手段とを備えたことを特徴としている。

本発明では、第１のクロック信号の位相を制御して基準クロック信号のタイミングに一致させる第１のエッジ制御手段と、第２のクロック信号の位相を制御して基準クロック信号のタイミングに一致させる第２のエッジ制御手段と、第１（または第２）のクロック信号を基準クロック信号として選択する第１の選択手段と、この第１（または第２）のクロック信号が基準クロックとして選択されているときには第１（または第２）のエッジ制御手段の出力信号を選択して出力する第２の選択手段を有している。

これにより、第１のクロック信号が選択されると、第１のエッジ制御手段では、第１のクロック信号の位相が基準クロック信号（即ち、第１のクロック信号）のタイミングに一致させられ、第２のエッジ制御手段では、第２のクロック信号の位相が基準クロック信号（即ち、第１のクロック信号）のタイミングに一致させられる。そして、第２の選択手段から、第１のエッジ制御手段で制御された第１のクロック信号と同じ位相のクロック信号が出力される。

次に、第２のクロック信号が選択されると、第２の選択手段からは第２の制御手段で制御されて基準クロック信号（即ち、第１のクロック信号）のタイミングに一致させられた第２のクロック信号が出力される。

その後、基準クロック信号が第２のクロック信号に切り替えられたことにより、第１及び第２のエッジ制御手段から出力されるクロック信号は、いずれも第２のクロック信号のタイミングに一致させられ、次の切り替えに備えられる。

従って、切り替えの前後においては第１及び第２のエッジ制御手段から出力されるクロック信号は、いずれも第１のクロック信号と同じ位相となっているので、切り替えによって位相が急激に変動することはない、という効果がある。

このクロックセレクタの第１のエッジ制御手段は、第１のクロック信号の位相を制御してその立下がり（または立上がり）のタイミングを選択された基準クロック信号の立下がり（または立上がり）のタイミングに一致させると共に、その一致させた信号を反転して出力する第１のエッジ制御回路と、この第１のエッジ制御回路の出力信号の位相を制御してその立下がり（または立上がり）のタイミングを基準クロック信号を反転させた信号の立下がり（または立上がり）のタイミングに一致させると共に、その一致させた信号を反転して出力する第２のエッジ制御回路とで構成する。

また、第２のエッジ制御手段は、第２のクロック信号の位相を制御してその立下がり（または立上がり）のタイミングを基準クロック信号の立下がり（または立上がり）のタイミングに一致させると共に、その一致させた信号を反転して出力する第３のエッジ制御回路と、この第３のエッジ制御回路の出力信号の位相を制御してその立下がり（または立上がり）のタイミングを基準クロック信号を反転させた信号の立下がり（または立上がり）のタイミングに一致させると共に、その一致させた信号を反転して出力する第４のエッジ制御回路とで構成する。そして、第１のクロック信号が選択されているときには第２のエッジ制御回路の出力信号を選択して出力し、第２のクロック信号が選択されているときには第４のエッジ制御回路の出力信号を選択して出力する。

この発明の前記並びにその他の目的と新規な特徴は、次の、好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例を示すクロックセレクタの構成図である。
このクロックセレクタは、選択信号ｓｅｌに従ってクロック信号ｃｋ１，ｃｋ２のいずれか一方を選択し、基準クロックｒｅｆを出力する第１の選択手段（例えば、セレクタ）１を備えている。

クロック信号ｃｋ１と基準クロックｒｅｆは、第１のエッジ制御手段を構成するエッジ制御回路２_１，２_２の内の、エッジ制御回路２_１の入力端子Ｉ１，Ｉ２にそれぞれ与えられるようになっている。エッジ制御回路２_１の出力端子Ｏは、更にエッジ制御回路２_２の入力端子Ｉ１に接続され、このエッジ制御回路２_２の入力端子Ｉ２には、基準クロックｒｅｆがインバータ３で反転された基準クロック／ｒｅｆ（但し、「／」は反転を意味する）が与えられるようになっている。

また、クロック信号ｃｋ２と基準クロックｒｅｆは、第２のエッジ制御手段を構成するエッジ制御回路２_３，２_４の内の、エッジ制御回路２_３の入力端子Ｉ１，Ｉ２にそれぞれ与えられるようになっている。エッジ制御回路２_３の出力端子Ｏは、更にエッジ制御回路２_４の入力端子Ｉ１に接続され、このエッジ制御回路２_４の入力端子Ｉ２には、基準クロック／ｒｅｆが与えられるようになっている。

エッジ制御回路２_１〜２_４は、いずれも同一の回路構成となっており、入力端子Ｉ１に与えられたクロック信号の位相を制御して、その立下がりのタイミングを入力端子Ｉ２に与えられた基準クロック信号の立下がりに一致させる共に、その一致させた信号を反転して出力端子Ｏから出力するものである。

２つのエッジ制御回路２_１，２_２を縦続接続することにより、クロック信号ｃｋ１の位相を制御して、その立上がりと立下がりのタイミングを基準クロックｒｅｆの立上がりと立下がりのタイミングに一致させて出力する第１のエッジ制御手段とすることができる。同様に、２つのエッジ制御回路２_３，２_４を縦続接続することにより、クロック信号ｃｋ２の位相を制御して、その立上がりと立下がりのタイミングを基準クロック信号ｒｅｆの立上がりと立下がりのタイミングに一致させて出力する第２のエッジ制御手段とすることができる。

エッジ制御回路２_２，２_４の出力端子Ｏは、セレクタ１と同じ選択信号ｓｅｌで制御される第２の選択手段（例えば、セレクタ）４の入力側に接続されている。そして、セレクタ１でクロック信号ｃｋ１が選択されているときは、セレクタ４でエッジ制御回路２_２が選択され、クロック信号ｃｋ２が選択されているときにはエッジ制御回路２_４が選択され、このセレクタ４からクロック信号ｏｕｔが出力されるようになっている。

図２は、図１中のエッジ制御回路の一例を示す回路図である。
このエッジ制御回路は、入力端子Ｉ１，Ｉ２にそれぞれクロック信号ｃｋ１、基準クロックｒｅｆが与えられるようになっており、この入力端子Ｉ１にはクロック信号ｃｋ１の周波数を１／２に分周する分周部１０が接続されている。

分周部１０は、エッジタイミングの可変範囲を１クロック周期分持たせることを目的としたもので、例えばＤフリップフロップ（以下、「ＦＦ」という）を使用して、クロック端子Ｃにクロック信号ｃｋ１を与えると共に、出力端子／Ｑの信号を遅延させてデータ端子Ｄにフィードバックさせることにより、その出力端子Ｑから周波数が１／２でデューティ比が５０％の分周クロックｓ１０を出力するものである。また、ＦＦの出力端子／Ｑからは、分周クロック／ｓ１０が出力されるようになっている。分周クロックｓ１０は、積分部２０に与えられている。

積分部２０は、分周クロックｓ１０がレベル“Ｈ”のときに電位が連続して上昇し、レベル“Ｌ”のときには電位が連続して低下する積分波形の積分信号ｓ２０を生成することを目的としたもので、例えばバッファアンプと抵抗及びキャパシタによる積分回路で構成することができる。また、定電流源とキャパシタを用いることにより、理想的な三角波形を生成するように構成しても良い。積分信号ｓ２０は、キャパシタ３０ａ，３０ｂを介して遅延調整部４０ａ，４０ｂに与えられるようになっている。

遅延調整部４０ａ，４０ｂには、後述するバイアス電圧ｓ６０ａ，ｓ６０ｂが積分信号ｓ２０に加えられて、それぞれ入力されるようになっている。遅延調整部４０ａ，４０ｂは、ゲート遅延による出力クロックの遅延を補償するために、入力される信号を僅かに遅延させると共に、その遅延させた信号を所定の閾値電圧と比較して、“Ｌ”または“Ｈ”の２値信号ｓ４０ａ，ｓ４０ｂに変換するものである。バイアス電圧ｓ６０ａ，ｓ６０ｂは、位相制御のために、この遅延調整部４０ａ，４０ｂにおける２値化の閾値電圧を相対的に変化させるものである。

これらの遅延調整部４０ａ，４０ｂは、例えば、抵抗及びキャパシタによる補償用の遅延回路と、インバータを２段縦続接続した２値変換用のバッファアンプで構成することができる。なお、この抵抗とキャパシタで構成された遅延回路は、積分回路でもあるので、ノイズ除去回路としての効果もある。２値信号ｓ４０ａ，ｓ４０ｂは、それぞれ位相比較部５０ａ，５０ｂに与えられるようになっている。

位相比較部５０ａは、イネーブル信号ＥＮが“Ｈ”のときに、遅延調整部４０ａから出力される２値信号ｓ４０ａと、入力端子Ｉ２に与えられる基準クロックｒｅｆの立下がりタイミングを比較し、タイミング差に等しいパルス幅の位相差信号ｓ５０ａを出力するものである。この位相比較部５０ａは、例えば、２入力の論理積ゲート（以下、「ＡＮＤ」という）５１，５２と、リセット機能付きのＦＦ５３，５４で構成されている。ＡＮＤ５１の第１の入力側とＦＦ５４のクロック端子／Ｃには２値信号ｓ４０ａが与えられ、ＡＮＤ５２の第１の入力側とＦＦ５３のクロック端子／Ｃには基準クロックｒｅｆが与えられている。また、ＡＮＤ５１，５２の第２の入力側には、分周クロック／ｓ１０がイネーブル信号ＥＮとして与えられ、これらのＡＮＤ５１、５２の出力側が、ＦＦ５３，５４のリセット端子／Ｒに接続されている。なお、ＦＦ５３，５４のデータ端子Ｄは、“Ｈ”に固定接続されている。

一方、位相比較部５０ｂは、位相比較部５０ａと同様の構成で、遅延調整部４０ｂから出力される２値信号ｓ４０ｂと基準クロックｒｅｆの立下がりタイミングを比較し、タイミング差に等しいパルス幅の位相差信号ｓ５０ｂを出力するものである。この位相比較部５０ｂには、分周クロックｓ１０がイネーブル信号ＥＮとして与えられている。

これらの位相比較部５０ａ，５０ｂでは、基準クロックｒｅｆの立下がりの位相が、それぞれ２値信号ｓ４０ａ，ｓ４０ｂよりも進んでいれば、ＦＦ５３から位相差信号ｓ５０ａ，ｓ５０ｂが出力され、遅れていれば、これらの位相差信号ｓ５０ａ，ｓ５０ｂはＦＦ５４から出力される。位相比較部５０ａ，５０ｂの出力側には、それぞれチャージポンプ６０ａ，６０ｂが接続されている。

チャージポンプ６０ａ，６０ｂは、それぞれ位相比較部５０ａ，５０ｂから出力される位相差信号ｓ５０ａ，ｓ５０ｂのパルス幅に応じて前述したバイアス電圧ｓ６０ａ，ｓ６０ｂを増減し、遅延調整部４０ａ，４０ｂの入力側に与えるものである。これにより、遅延調整部４０ａ，４０ｂにおける閾値電圧が相対的に変動するようになっている。

チャージポンプ６０ａは、例えば、内部のノードＮ１と接地電位ＧＮＤの間に接続されたキャパシタ６１を有している。ノードＮ１と位相比較部５０ａのＦＦ５３の出力端子／Ｑの間は、抵抗６２とダイオード６３を介して接続され、このノードＮ１とＦＦ５４の出力端子Ｑの間が、抵抗６４とダイオード６５を介して接続されている。更にノードＮ１にはトランジスタ６６のベースが接続され、このトランジスタ６６のコレクタは電源電位ＶＣＣに接続され、エミッタが抵抗６７を介して接地電位ＧＮＤに接続されている。そして、トランジスタ６６のエミッタの電圧が、抵抗６８を介して遅延調整部４０ａの入力側に、バイアス電圧Ｓ６０ａとして与えられるようになっている。

このチャージポンプ６０ａでは、分周クロックｓ１０が“Ｌ”、即ち積分信号ｓ２０が減少しているときに、ＦＦ５３から位相差信号ｓ５０ａが出力されればキャパシタ６１の電荷を放出してノードＮ１の電位を低下させ、ＦＦ５４から位相差信号ｓ５０ａが出力されればキャパシタ６１へ電荷を流入させてこのノードＮ１の電位を上昇させることにより、遅延調整部４０ａから出力される２値信号ｓ４０ａの立下がりの位相を基準クロックｒｅｆの位相に一致させるようになっている。

チャージポンプ６０ｂは、分周クロックｓ１０が“Ｈ”、即ち積分信号ｓ２０が増加しているときに、チャージポンプ６０ａと同様の動作を行うものであり、同様の回路構成を有しているが、逆の動作となるので位相比較部５０ｂとの接続が若干異なっている。

更に、このエッジ制御回路は、分周クロックｓ１０，／ｓ１０と２値信号ｓ４０ａ，ｓ４０ｂを合成して、立下がりのタイミングが基準クロックｒｅｆの立下がりのタイミングに一致した出力信号ｓ７０を生成する出力部７０を有している。

この出力部７０は、分周クロック／ｓ１０と２値信号ｓ４０ａの論理積を取るＡＮＤ７１ａ、分周クロックｓ１０と２値信号ｓ４０ｂの論理積を取るＡＮＤ７１ｂ、及びこれらのＡＮＤ７１ａ，７１ｂの出力信号の論理和を反転して出力する否定的論理和ゲート（以下、「ＮＯＲ」という）７２で構成され、このＮＯＲ７２から出力信号ｓ７０が出力されるようになっている。

次に動作を説明する。
図１において、セレクタ１によってクロック信号ｃｋ１が基準クロックｒｅｆとして選択され、セレクタ４によってエッジ制御回路２_２が選択されて長時間経過し、動作が安定しているとする。この場合、エッジ制御回路２_１の２つの入力端子Ｉ１，Ｉ２には、クロック信号ｃｋ１が共通に与えられるので、このエッジ制御回路２_１の出力端子Ｏには立下がりのタイミングがクロック信号ｃｋ１に一致させられた信号が反転されて出力される。更に、エッジ制御回路２_１の出力信号は、エッジ制御回路２_２の入力端子Ｉ１へ与えられ、このエッジ制御回路２_２の入力端子Ｉ２には、基準クロック／ｒｅｆが与えられる。これにより、エッジ制御回路２_２から、クロック信号ｃｋ１と同じ位相の信号が出力され、このエッジ制御回路２_２の出力信号がセレクタ４で選択されて出力される。

一方、エッジ制御回路２_３の２つの入力端子Ｉ１，Ｉ２には、それぞれクロック信号ｃｋ１，ｃｋ２が与えられている。このとき、エッジ制御回路２_３は安定状態となっているので、このエッジ制御回路２_３では、後述するような動作により、クロック信号ｃｋ２の立下がりのタイミングが、基準クロックｒｅｆであるクロック信号ｃｋ１に一致させられ、反転されて出力端子Ｏから出力される。更に、エッジ制御回路２_３の出力信号は、エッジ制御回路２_４の入力端子Ｉ１へ与えられ、このエッジ制御回路２_４の入力端子Ｉ２には、基準クロック／ｒｅｆが与えられる。これにより、エッジ制御回路２_４から、クロック信号ｃｋ１と同じ位相の信号が出力される。

ここで、選択信号ｓｅｌによってセレクタ１，４が切り替えられたとする。その切り替え時点でのエッジ制御回路２_４，２_２の出力信号は、いずれもクロック信号ｃｋ１に一致している。従って、セレクタ４によってエッジ制御回路２_２からエッジ制御回路２_４に切り替えられても、このセレクタ４から出力される出力信号ｏｕｔの位相に急激な変化は生じない。

しかしながら、各エッジ制御回路２_１〜２_４においては、セレクタ１から入力端子Ｉ２に与えられる基準クロックが切り替えられる。

図３は、図２のエッジ制御回路の動作を示す信号波形図である。以下、この図３を参照しつつ、基準クロックｒｅｆがクロック信号ｃｋ１からクロック信号ｃｋ２に切り替わった後の、エッジ制御回路２_１の過渡期の動作を説明する。

エッジ制御回路２_１の入力端子Ｉ１に与えられたクロック信号ｃｋ１は、分周部１０において１／２に分周され、その立上がりのタイミング毎に反転する相補的な分周クロックｓ１０，／ｓ１０が生成される。一方、入力端子Ｉ２に与えられた基準クロックｒｅｆ（即ち、クロック信号ｃｋ２）は、位相比較部５０ａ，５０ｂに与えられる。

分周クロックｓ１０は積分部２０に与えられ、この積分部２０によって“Ｈ”の期間に電圧が上昇し、“Ｌ”の期間に電圧が低下する積分信号ｓ２０が生成される。積分信号ｓ２０は、キャパシタ３０ａ，３０ｂを介して、それぞれ遅延調整部４０ａ，４０ｂに与えられる。一方、これらの遅延調整部４０ａ，４０ｂには、それぞれチャージポンプ６０ａ，６０ｂからのバイアス電圧ｓ６０ａ，ｓ６０ｂが与えられている。

これにより、遅延調整部４０ａでは、積分信号ｓ２０にバイアス電圧ｓ６０ａが加算された信号が、所定の閾値電圧で２値化されて２値信号ｓ４０ａが出力される。また、遅延調整部４０ｂでは、積分信号ｓ２０にバイアス電圧ｓ６０ｂが加算された信号が、所定の閾値電圧で２値化されて２値信号ｓ４０ｂが出力される。

２値信号ｓ４０ａは、位相比較部５０ａに与えられて基準クロックｒｅｆと比較される。そして、イネーブル信号ＥＮが“Ｈ”、即ち分周クロック／ｓ１０が“Ｈ”のとき、２値信号ｓ４０ａと基準クロックｒｅｆの立下がりのタイミング差に等しいパルス幅の位相差信号ｓ５０ａが出力される。

図３の場合、基準クロックｒｅｆが２値信号ｓ４０ａよりも進んでいるので、ＦＦ５３から出力される位相差信号５０ａが“Ｌ”となる。これにより、チャージポンプ６０ａのキャパシタ６１から、ダイオード６３と抵抗６２を介して電荷が流出し、バイアス電圧ｓ６０ａが低下する。もしも、基準クロックｒｅｆが２値信号ｓ４０ａよりも遅れていれば、ＦＦ５４から出力される位相差信号５０ａが“Ｈ”となる。これにより、抵抗６４とダイード６５を介してチャージポンプ６０ａのキャパシタ６１に電荷が流入する。このようなフィードバック動作により、ノードＮ１は、基準クロックｒｅｆと２値信号ｓ４０ａの立下がりのタイミングが一致するような電位に落ち着く。

同様に、２値信号ｓ４０ｂは、位相比較部５０ｂに与えられて基準クロックｒｅｆと比較される。そして、イネーブル信号ＥＮが“Ｈ”、即ち分周クロックｓ１０が“Ｈ”のとき、２値信号ｓ４０ｂと基準クロックｒｅｆの立下がりのタイミング差に等しいパルス幅の位相差信号ｓ５０ｂが出力される。位相差信号ｓ５０ｂはチャージポンプ６０ｂに与えられ、基準クロックｒｅｆと２値信号ｓ４０ｂの立下がりのタイミングが一致するようなバイアス電圧６０ｂが生成される。

立下がりのタイミングが基準クロックｒｅｆに一致させられた２値信号ｓ４０ａ，ｓ４０ｂは、分周クロックｓ１０，／ｓ１０と共に出力部７０に与えられ、この出力部７０で出力信号ｓ７０が生成されて出力される。

このように、エッジ制御回路２_１では、基準クロックｒｅｆが切り替わった後、クロック信号ｃｋ１の立下がりのタイミングが基準クロックｒｅｆの立下がりのタイミングに一致するように徐々にタイミング調整が行われ、最終的に基準クロックｒｅｆと同じ立下がりタイミングを有する出力信号ｓ７０が生成されて出力される。

以上のように、この実施例のクロックセレクタは、選択されていないクロック信号のタイミングを選択された基準クロックのタイミングに合わせておくためのエッジ制御回路２_１〜２_４を有しているので、クロック信号を切り替えた瞬間に位相の急激な変動が生じない。これにより、前記（ａ），（ｂ）のような方法を採用する必要がなくなると共に、後段回路に系切り替え時のための特別な仕組みを用意する必要がなく、設計が用意になるという利点がある。更に、２つのクロック信号のエッジタイミングの関係が規定されることにより、クロック断検出が容易になる。即ち、立下がりエッジの直前は必ず“Ｈ”であり、立上がりエッジの直前は必ず“Ｌ”であることを利用して、クロック断検出を行うことができる。そして、クロック断検出時に自動的に系切り替えを行うようにすることにより、更に信頼性の向上が期待できる。

なお、本実施例では、エッジ制御回路２_１〜２_４は、クロック信号の立下がりのタイミングを制御しているが、立上がりのタイミングを制御するように構成しても良い。また、立上がりと立下がりを制御するものを組み合わせても良い。

本発明の実施例を示すクロックセレクタの構成図である。図１中のエッジ制御回路の一例を示す回路図である。図２のエッジ制御回路の動作を示す信号波形図である。

符号の説明

１，４セレクタ
２_１〜２_４エッジ制御回路
１０分周部
２０積分部
４０ａ，４０ｂ遅延調整部
５０ａ，５０ｂ位相比較部
６０ａ，６０ｂチャージポンプ

Claims

第１または第２のクロック信号を選択して基準クロック信号として出力する第１の選択手段と、
前記第１のクロック信号と前記基準クロック信号が与えられ、該第１のクロック信号の位相を制御して、その立上がりと立下がりのタイミングを前記基準クロック信号の立上がりと立下がりのタイミングに一致させて出力する第１のエッジ制御手段と、
前記第２のクロック信号と前記基準クロック信号が与えられ、該第２のクロック信号の位相を制御して、その立上がりと立下がりのタイミングを前記基準クロック信号の立上がりと立下がりのタイミングに一致させて出力する第２のエッジ制御手段と、
前記第１の選択手段で前記第１のクロック信号が選択されているときには前記第１のエッジ制御手段の出力信号を選択して出力し、該第１の選択手段で前記第２のクロック信号が選択されているときには前記第２のエッジ制御手段の出力信号を選択して出力する第２の選択手段とを、
備えたことを特徴とするクロックセレクタ。
第１または第２のクロック信号を選択して基準クロック信号として出力する第１のセレクタと、
前記第１のクロック信号と前記基準クロック信号が与えられ、該第１のクロック信号の位相を制御してその立下がり（または立上がり）のタイミングを前記基準クロック信号の立下がり（または立上がり）のタイミングに一致させると共に、その一致させた信号を反転して出力する第１のエッジ制御回路と、
前記基準クロック信号を反転させた信号と前記第１のエッジ制御回路の出力信号が与えられ、該第１のエッジ制御回路の出力信号の位相を制御してその立下がり（または立上がり）のタイミングを該基準クロック信号を反転させた信号の立下がり（または立上がり）のタイミングに一致させると共に、その一致させた信号を反転して出力する第２のエッジ制御回路と、
前記第２のクロック信号と前記基準クロック信号が与えられ、該第２のクロック信号の位相を制御してその立下がり（または立上がり）のタイミングを前記基準クロック信号の立下がり（または立上がり）のタイミングに一致させると共に、その一致させた信号を反転して出力する第３のエッジ制御回路と、
前記基準クロック信号を反転させた信号と前記第３のエッジ制御回路の出力信号が与えられ、該第３のエッジ制御回路の出力信号の位相を制御してその立下がり（または立上がり）のタイミングを該基準クロック信号を反転させた信号の立下がり（または立上がり）のタイミングに一致させると共に、その一致させた信号を反転して出力する第４のエッジ制御回路と、
前記第１のセレクタで前記第１のクロック信号が選択されているときには前記第２のエッジ制御回路の出力信号を選択して出力し、該第１のセレクタで前記第２のクロック信号が選択されているときには前記第４のエッジ制御回路の出力信号を選択して出力する第２のセレクタとを、
備えたことを特徴とするクロックセレクタ。
前記各エッジ制御回路は、
前記第１または第２のクロック信号が与えられる第１の入力ノードと、
前記基準クロック信号またはその基準クロック信号を反転させた信号が与えられる第２の入力ノードと、
前記第１の入力ノードに与えられるクロック信号の周波数を１／２に分周して分周クロックを生成する分周部と、
前記分周クロックを積分して積分波形の信号を出力する積分部と、
前記積分部の出力信号に位相制御用のバイアス電圧が加算された信号を所定の閾値電圧で２値化した信号を出力する遅延調整部と、
前記遅延調整部から出力される信号と前記第２の入力ノードに与えられる信号の位相を比較し、その位相差に応じたパルス幅の信号を出力する位相比較部と、
前記位相比較部から出力される信号を積分することによって前記位相制御用のバイアス電圧を生成するチャージポンプと、
前記遅延調整部から出力される信号と前記分周クロックを合成して、立下がり（または立上がり）のタイミングが前記第２の入力ノードに与えられる信号の立下がり（または立上がり）のタイミングに一致した信号を生成する出力部とを、
有することを特徴とする請求項２記載のクロックセレクタ。