JPH02112319A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＰＬＬ（フェーズロックループ）回路に関し
、特にデユーティ比５０％の二相クロックのそれぞれと
入力タイミングパルスとを位相比較して得た二つの信号
を用い１位相比較後の平滑回路の充放電を制御するよう
にした位相比較器を有するＰＬＬ回路に関する。

［従来の技術］ 従来のＰＬＬ回路は、第３図（ａ）に示すように、位相
比較器１０１により入力タイミングパルスｌとクロック
２の位相差を得、この位相差によって平滑回路１０２の
充放電制御用パルス３゜４を生成しており、この充放電
制御用パルスにもとづき平滑回路１０２が充放電を行な
い、電圧制御発振器（ＶＣＯ）１０３の制御電圧５を生
成していた。

［解決すべき課８］ 上述した従来のＰＬＬ回路では、第３図（ｂ）に示すよ
うに、入力タイミングパルスｌの消失時に平滑回路１０
２が充電のみを行なうため、出方電圧（ｍｌ　ｇｉ主電
圧５が大きく変化する。その結果ＶＣＯの発振周波数も
同様に変化するので、その後、入力タイミングパルス１
の入力があったとき、ＶＣＯの発振出力を入力タイミン
グパルス１の周波数および位相と一致させるまでに長い
時間を必要としていた。

本発明はこのような問題点にかんがみてなされたもので
、入力タイミングパルスの消失後、再びタイミングパル
スの入力があったときにも、短時間でＶＣＯの発振出力
をタイミングパルスに追従させることのできるＰＬＬ回
路の提供を目的とする。

［課題の解決手段］ 上記［１的を達成するために本発明は２位相比較器とこ
の（Ｑ相比較器によって制御され二相クロックの二倍の
周波数を発振する電圧制御発振器とからなるＰＬＬ回路
であって、上記位相比較器が。

デユーティ比５０％の二相クロックの発生回路と、この
発生回路から出力された二相クロックと入力タイミング
パルスとの位相比較を行なうエツジトリガ型のＳＲフリ
ッププロップと１４二記ＳＲフリツプフロツプの出力を
平滑する平滑回路とを備えた４Ｉｉ或としである。

［実施例］ 以ド１本発明の〜・実施例について図面を参照して説明
する。

第１図は本発明の実施例に係るＰＬＬ回路を示すブロッ
ク図、第２図は同回路の動作タイミングチャートである
。

第１図において、１１は二相クロック発生回路であり、
入力タイミングパルスａに対し二倍の周波数のクロック
ｇをη分周し、さらにそれを反転することによって、デ
ユーティ比５０％の二相クロ７りを出力する。

１２．１３はＳＲクリップフロップであり、−相クロッ
ク発生回路１１から出力された二相クロックｂ、ｃと入
力タイミングパルスａとの位相比較を行なう、これらＳ
Ｒフリ７プフロツブ１２．１３は、エツジトリガ型のも
のを用いており、−力のＳＲフリップフロップ１２は、
Ｓ入力を立ち上がりエツジ、Ｓ入力を立ち下がりエツジ
によってトリガする。他方のＳＲフリップフロップ１３
は、Ｓ入力を立ち下がりエツジ、Ｓ入力を立ち上がりエ
ツジによってトリガする。

１４は平滑回路で、各ＳＲフリップフロップ１２．１３
からの信号ｄ、ｅを入力し、同回路内のコンデンサ１５
を充放電する。

１６は電圧側ｇ４発振器（Ｖ　ＣＯ）で、平滑回路１４
の出力ｆにもとづき、入力タイミングパルスの周波数と
位相とに追従するような信号を出力する。

次に、第２図のタイミングチャートを参照して動作を説
明する。なお、第２図において、各波形は次の信号波形
を示している。

ａ゛入力タイミングパルス ｂ；正相クロック Ｃ：逆相クロック ｄ：充電電流の制御パルス （Ｈレベルが充電期間） ｅ、放゛屯電流の制御パルス （Ｈレベルが放電期間） ｆ：出力電圧 まず、タイミング■では、入力タイミングパルスａの立
ち上がりエツジによりＳＲフリー７プフロツプ１３はリ
セットされ、同フ１Ｊツブフロップ１３の出力ｅはＨレ
ベルになる。一方、フリップフロップ１２はセットされ
、その出力ｄはＨレベルのままである。

タイミング■では、正相クロックｂの立ち下がりでＳＲ
フリップフロップ１２をリセットするため、充電電流の
制御パルスｄはＬレベルとなる。

一方、ＳＲフリップフロップ１３は逆相クロックＣの立
ち４二かりによりセットされるため、放’、ｚ電流の制
御パルスｅはＨレベルのままである。

タイミング■では、ＳＲフリップフロップ１２が正相ク
ロックｂの立ち上がりでセットされ、方、ＳＲフリップ
フロップ１３が逆相クロックＣの立ち下がりでリセット
されるため、充電電流の制御パルスｄがＨレベル、放電
電流の制御パルスｅがＬレベルとなる。

タイミング■では、各ＳＲフリップフロップ１２．１３
が再びタイミング■と同様の動作を行なう。

タイミング■〜■では、タイミングパルスａは人力され
ないが、正相クロックｂ、逆相クロックＣがデユーティ
比５０％の二相クロックであるため、各ＳＲフリップフ
ロップ１２．１３とも同時に等間隔でセット、リセｙ　
）をくり返し、出力ｄ、ｅを変化させる。

したがって、平滑回路１４の出力ｆは、タイミング■〜
■において次のように変化する。

タイミング■〜■では、充放電が同時に行なわれるため
、出力ｆは変化しない。

タイミングパルス）においては、充電電流の制御パルス
ｄがＬレベル、放電電流の制御パルスｅがＨレベルのた
め、放電のみが行なわれ、出力ｆの電圧は低下する。

タイミング（３）〜αンでは、充電のみが行なわれ、出
力ｆは上昇する。

タイミング■〜■では、タイミング（Ｄ−＠と同様、出
力ｆは変化しない。

タイミング■〜■では、タイミングパルスａが入力され
ないため、充、放電電流の制御パルスｄ、ｅが交互に同
時間づつＨ，Ｌレベルをくり返し、充放電も同様にくり
返される。

したがって、タイミングパルスａが入力されている間は
、出力ｆはタイミングパルスａと二相クロックｂ、ｃと
の位相差によって変化するが、タイミングパルスａが入
力されない間は、充放電のす７プルを除けば一定の値と
なる。

ＶＣＯ１６は、この出力ｆにより制御されるため、タイ
ミングパルスａが入力されている期間では、その出力ｇ
の位相と周波数はタイミングパルスａと一致し、タイミ
ングパルスａが入力されない期間は、その直前の偽波数
の出力を発振しつづける。

本実施例のＰＬＬ回路は、上述のような動作を行なうの
で、例えば、光ディスク等の再生信号から、クロックを
抽出しようとする場合、その再生信号がドロップアウト
を生じても、その期間の再生クロックが変動しないため
、ドロップアウト回線後の再生信号に対する追従性を改
善することができる。

［発明の効果］ 以上説明したように本発明によれば、入力タイミングパ
ルスが消失したときは、その直前のクロックの周波数を
発振しつづけるので、次に同一周波数のタイミングパル
スが入力されたときにも、短時間でそれに追従すること
ができる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係るＰＬＬ回路を示すブロッ
ク図、第２図は同回路の動作タイミングチャート、第３
図（ａ）は従来のＰＬＬ回路を示すブロック図、第３図
（ｂ）は同回路の動作タイミングチャートである。 ｌｌ：二相クロック発生回路 １２．１３：ＳＲフリップフロップ １４：平滑回路 １６；電圧制御発振温（Ｖ　ＣＯ）

Claims (1)

【特許請求の範囲】
1. 位相比較器とこの位相比較器によって制御され二相クロ
   ックの二倍の周波数を発振する電圧制御発振器とからな
   るＰＬＬ回路であって、上記位相比較器が、デューティ
   比５０％の二相クロックの発生回路と、この発生回路か
   ら出力された二相クロックと入力タイミングパルスとの
   位相比較を行なうエッジトリガ型のＳＲフリップフロッ
   プと、上記ＳＲフリップフロップの出力を平滑する平滑
   回路とを備えたことを特徴とするＰＬＬ回路。