JPS60109330A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS60109330A JPS60109330A JP58216592A JP21659283A JPS60109330A JP S60109330 A JPS60109330 A JP S60109330A JP 58216592 A JP58216592 A JP 58216592A JP 21659283 A JP21659283 A JP 21659283A JP S60109330 A JPS60109330 A JP S60109330A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input
- output
- frequency divider
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 abstract description 4
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 3
- 238000007493 shaping process Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はＰＬＬ回路に係シ、特に位相比較回路における
入力クロック及び電圧制御発振器（以下■ＣＯと称す）
の出力の夫々を７リツプフロツプで整形してなるＰＬＬ
回路に関する。
入力クロック及び電圧制御発振器（以下■ＣＯと称す）
の出力の夫々を７リツプフロツプで整形してなるＰＬＬ
回路に関する。
（ｂ） 従来技術と問題点
従来のＰＬＬ回路の一構成例について、第１図に従って
説明する。図中、１は大刃端子、２は１／ｎ分周器、３
は位相比較回路、３−１は第１分周器、３−２は第２分
周器、３−３は排他的論理和回路、４は低域通過戸波器
（以下Ｌ Ｐ Ｆと称カ、５はＶＣｏ、６Ｉｉｌ／ｍ分
周器、７は出刃端子を示す。
説明する。図中、１は大刃端子、２は１／ｎ分周器、３
は位相比較回路、３−１は第１分周器、３−２は第２分
周器、３−３は排他的論理和回路、４は低域通過戸波器
（以下Ｌ Ｐ Ｆと称カ、５はＶＣｏ、６Ｉｉｌ／ｍ分
周器、７は出刃端子を示す。
第２図はＶＣＯ（第１自参照）の出方クロックの波形歪
を示すもので、しきい値ＴＨに対し、出力クロックの立
上りが△ｔ、遅れ、立下りが△Ｌ。
を示すもので、しきい値ＴＨに対し、出力クロックの立
上りが△ｔ、遅れ、立下りが△Ｌ。
の遅れているのを示す。但し、△１＋ ＜△ｔ２ とな
っている。
っている。
第３図は第２図の出力クロックが第２分周源第１図参照
）で分周される際、クロックの立上９時間△ｔｌと立下
り時間△ｔ２の歪分にょシバルス幅Ｔ１、！−Ｔ２（但
Ｌ、ＴＩ＞Ｔ２）’Ｉｋ有するパルスに整形され、この
パルスはデユティ５０％でない。
）で分周される際、クロックの立上９時間△ｔｌと立下
り時間△ｔ２の歪分にょシバルス幅Ｔ１、！−Ｔ２（但
Ｌ、ＴＩ＞Ｔ２）’Ｉｋ有するパルスに整形され、この
パルスはデユティ５０％でない。
第４因は入力クロックが高レベルで断のときの位相比較
回路３（第１図８照）の出方をボす０■はクロックが断
のときの高レベル、■はＶＣＯ５のクロック、■は位相
比較回路３の出力クロックでデユティは５０％でない０ 第５図は人出クロックが低レベルで断のときの位相比較
回路３の出力を示す。■は入力クロックが断のときの低
レベル、■はＶＣＯ５のクロック、■は位相比較回路３
の出力クロックを示す。
回路３（第１図８照）の出方をボす０■はクロックが断
のときの高レベル、■はＶＣＯ５のクロック、■は位相
比較回路３の出力クロックでデユティは５０％でない０ 第５図は人出クロックが低レベルで断のときの位相比較
回路３の出力を示す。■は入力クロックが断のときの低
レベル、■はＶＣＯ５のクロック、■は位相比較回路３
の出力クロックを示す。
第２図〜第５図の波形を用いて、第１図のＰＬＬ回路を
説明する。
説明する。
第１図において、入力端子１に入力し、１／ｎ分周器２
にて分周された入力クロック位相比較回路３の第１分周
器３−１にて分周され、該第１分周器３−１の出力は排
他論理和回路（以下ＥＸＯＲと称す）３−３に入力され
る。
にて分周された入力クロック位相比較回路３の第１分周
器３−１にて分周され、該第１分周器３−１の出力は排
他論理和回路（以下ＥＸＯＲと称す）３−３に入力され
る。
一方、第４図■に示すＶＣＯ５の出力クロックは１／ｍ
分周器６で分周され、更に位相比較回路３の第２分周器
３−２で分周され、この場合、第２図に示す如（ＶＣＯ
５の出力は立上り及び立下り特性の遅延を有するため、
ＥＸＯＲ３−３の出力波形は第４図■に示す如く高いレ
ベルの）くルス幅ＴＩ。
分周器６で分周され、更に位相比較回路３の第２分周器
３−２で分周され、この場合、第２図に示す如（ＶＣＯ
５の出力は立上り及び立下り特性の遅延を有するため、
ＥＸＯＲ３−３の出力波形は第４図■に示す如く高いレ
ベルの）くルス幅ＴＩ。
低いレベルのパルス幅Ｔ２のパルスとなる。このパルス
はデユティ５０％でない。
はデユティ５０％でない。
また人力クロック断が第５図■に示す如く低レベルで行
われたとき第１分周器３−１の出力は低レベルとｆ！シ
該低レベルの出力■と、ＶＣＯ５の出力クロック■が１
／ ｍ分周器６−第２分周器３−２ｆｆ、経、夫々Ｅ
ＸＯＲ３−３に入力され、その出力は第５図■に示す如
き高レベルのパルス幅Ｔ２、低レベルのパルス幅Ｔ１の
パルスとなる。
われたとき第１分周器３−１の出力は低レベルとｆ！シ
該低レベルの出力■と、ＶＣＯ５の出力クロック■が１
／ ｍ分周器６−第２分周器３−２ｆｆ、経、夫々Ｅ
ＸＯＲ３−３に入力され、その出力は第５図■に示す如
き高レベルのパルス幅Ｔ２、低レベルのパルス幅Ｔ１の
パルスとなる。
上記の如く入力クロックが断の際、第１分周器３−１の
出力が高レベル、或いは低レベルＶごなった七きＥＸＯ
Ｒ３−３より出力されるパルス＠或いは■はデユティが
５０％でないのでこのパルスがＬＰＦｄを介してＶＣＯ
５に入力されるとき、ＶＣＯ５の発振周波数はその周阪
数領域において中心周波数にならず、上限或いは下限の
周波数になって自走する。このため、入力クロックに同
期しないクロックを出力する欠点を生ずる。
出力が高レベル、或いは低レベルＶごなった七きＥＸＯ
Ｒ３−３より出力されるパルス＠或いは■はデユティが
５０％でないのでこのパルスがＬＰＦｄを介してＶＣＯ
５に入力されるとき、ＶＣＯ５の発振周波数はその周阪
数領域において中心周波数にならず、上限或いは下限の
周波数になって自走する。このため、入力クロックに同
期しないクロックを出力する欠点を生ずる。
（Ｃ） 発明の目的
本発明は上記の欠点全解決するために、入力クロック断
に際し、位相比較回路の出力パルスのデユティを５０％
にすることによ、Ｉｖｃｏの自走周波数を入力クロック
に同期したクロックにするＰＬＬ回路を提供することを
目的とする。
に際し、位相比較回路の出力パルスのデユティを５０％
にすることによ、Ｉｖｃｏの自走周波数を入力クロック
に同期したクロックにするＰＬＬ回路を提供することを
目的とする。
（ｄ） 発明の構成
入力クロックが入力する第１分周器と、電圧制御発振器
の出力が入力する第２分周器と該第１及び第２分Ｊｊｔ
ｒ器の出力が人力する排他的論理和回路と該Ｏト他的＃
ｊ理和回路の出力Ｉ′ｉ低域低域通過器波器て前記電圧
）ｂ制制御発密器入力してなるＰＬＬ回路において、前
記第１分Ｊ、Ｊ器の出力が入力する第１フリノプフロン
グと、第２分周器の出力が人力する紀２フリップフロッ
プとを有し、該第１及び第２フリノプフロングの出力を
排他的論理和回路に入力することを性徴とする。
の出力が入力する第２分周器と該第１及び第２分Ｊｊｔ
ｒ器の出力が人力する排他的論理和回路と該Ｏト他的＃
ｊ理和回路の出力Ｉ′ｉ低域低域通過器波器て前記電圧
）ｂ制制御発密器入力してなるＰＬＬ回路において、前
記第１分Ｊ、Ｊ器の出力が入力する第１フリノプフロン
グと、第２分周器の出力が人力する紀２フリップフロッ
プとを有し、該第１及び第２フリノプフロングの出力を
排他的論理和回路に入力することを性徴とする。
（ｅ） 発明の実施例
不発明は位相比較回路の第１及び第２分周器の出力に云
々フリップフロップを接続することによすＥＸＯＲの出
力パルスのデユティ全５０チにし、入力クロック断に際
し、ｖＣＯの出力クロックを入力クロックに同期した周
波数にする。
々フリップフロップを接続することによすＥＸＯＲの出
力パルスのデユティ全５０チにし、入力クロック断に際
し、ｖＣＯの出力クロックを入力クロックに同期した周
波数にする。
以下、本発明のＰＬＬ回路の一実施例を第６図に従って
説明する。第６図において、第１図と同一番号、同一番
号は同一部月全示し、３−４は第１７リツプフロツプ、
３−５ｕ５ｚｚフリツプ７０ツブ、３−６はＥＸＯＲ，
８、９、１０はナントゲートでＥＸＯＲ３−６を構成し
ている。
説明する。第６図において、第１図と同一番号、同一番
号は同一部月全示し、３−４は第１７リツプフロツプ、
３−５ｕ５ｚｚフリツプ７０ツブ、３−６はＥＸＯＲ，
８、９、１０はナントゲートでＥＸＯＲ３−６を構成し
ている。
第６図において、入力端子１より入力され、１／ｎ分周
器２を経て第１分周器３−１にて分周された入力クロッ
クは第１７リノプ７０．プ３−４にてデユティ５０％の
クロックに整形されて、ＥＸＯＲ３−３に入力される。
器２を経て第１分周器３−１にて分周された入力クロッ
クは第１７リノプ７０．プ３−４にてデユティ５０％の
クロックに整形されて、ＥＸＯＲ３−３に入力される。
一方、１／ｍ分周器６を経たＶＣＯ５の出力クロックは
第２分周器３−２を経、第２フリツプフロツプにてデユ
ティ５０％のクロックに整形されてＥＸＯＲ３−６に入
力される。
第２分周器３−２を経、第２フリツプフロツプにてデユ
ティ５０％のクロックに整形されてＥＸＯＲ３−６に入
力される。
ＥＸＯＲ３−６の出力はデユティ５０襲のクロックが出
力され、該出力はＬＰＦ４ｋＨてＶＣＯ５に入力され、
ＶＣＯ５の発振周波数領域の中心周波数で動作する。こ
れによ、９ＶＣＯ５よシ入力りロノクに同期した出力ク
ロックを出力する０ いま、入力クロックが断に際し、入力クビックカ高しベ
ル或いは低レベルで断ても、第１分周器３−１よシ出力
され、ＶＣｏ５の出力は常時デユティ５０％のクロック
を出力されるのでＥＸＯＲ３−６よシ出力されるクロッ
クはデユティが５０％になるから、ＶＣｏ５の自走周波
数もＶＣｏ５の発振領域も中心周波数となる０かくして
、入力クロック断のときもＶＣＯ５の出力は第７図に示
す如き入力クロックに同期したクロックになる。
力され、該出力はＬＰＦ４ｋＨてＶＣＯ５に入力され、
ＶＣＯ５の発振周波数領域の中心周波数で動作する。こ
れによ、９ＶＣＯ５よシ入力りロノクに同期した出力ク
ロックを出力する０ いま、入力クロックが断に際し、入力クビックカ高しベ
ル或いは低レベルで断ても、第１分周器３−１よシ出力
され、ＶＣｏ５の出力は常時デユティ５０％のクロック
を出力されるのでＥＸＯＲ３−６よシ出力されるクロッ
クはデユティが５０％になるから、ＶＣｏ５の自走周波
数もＶＣｏ５の発振領域も中心周波数となる０かくして
、入力クロック断のときもＶＣＯ５の出力は第７図に示
す如き入力クロックに同期したクロックになる。
（ｆ） 発明の効果
本発明によれば、従来、入力クロック断に際しｖＣＯの
自走周波数は入力クロックよシ外れたものであったが、
第１及び第２分周器の出力の夫々に対応して第１及び第
２７リツプフロツプを接続することによム １／ｍ分周
器、第２分周器を介して第２フリツプフロツグより出力
されるクロックは常時デユティ５０％になり人力クロッ
ク断の時でも、ＶＣｏ５より人力クロックに同期したク
ロックを出力できる利点を有する。
自走周波数は入力クロックよシ外れたものであったが、
第１及び第２分周器の出力の夫々に対応して第１及び第
２７リツプフロツプを接続することによム １／ｍ分周
器、第２分周器を介して第２フリツプフロツグより出力
されるクロックは常時デユティ５０％になり人力クロッ
ク断の時でも、ＶＣｏ５より人力クロックに同期したク
ロックを出力できる利点を有する。
第１図は従来例のＰＬＬ回路、第２図はクロック遅延に
よる波形歪、第３図は第２図のクロックが整形された波
形、第４図は人力クロックが高レベルで断のときのＥＸ
ＯＲの出力、８ｇ５図は入力クロックが低レベルで断の
ときのＥＸＯＲの出力、第６図は本発明の一実施例構成
図、第７図は本発明に係るＶＣＯの出力クロックを示す
。 図中、１は入力端子、２，６は分周器、３，３′は位相
比較回路、３−１．３−２は分周器、３−３．３−６は
ｌ１ｉＣＸＯＲ，３−４、３−５はフリングフロノプ、
４はＬＰＦ、５はＶＣｏ、７は出力端子、８，９．１０
はナントゲート′ｆ：ボす。
よる波形歪、第３図は第２図のクロックが整形された波
形、第４図は人力クロックが高レベルで断のときのＥＸ
ＯＲの出力、８ｇ５図は入力クロックが低レベルで断の
ときのＥＸＯＲの出力、第６図は本発明の一実施例構成
図、第７図は本発明に係るＶＣＯの出力クロックを示す
。 図中、１は入力端子、２，６は分周器、３，３′は位相
比較回路、３−１．３−２は分周器、３−３．３−６は
ｌ１ｉＣＸＯＲ，３−４、３−５はフリングフロノプ、
４はＬＰＦ、５はＶＣｏ、７は出力端子、８，９．１０
はナントゲート′ｆ：ボす。
Claims (1)
- 入力クロックが入力する第１分周器と、電圧制御発振器
の出力が入力する第２分周器と該第１及び第２分周器の
出力が入力する排他的論理和回路と該排他的論理和回路
の出力が低域通過Ｆ波器を経て前記電圧制御発振器に入
力してなるＰＬＬ回路において、前記第１分周器の出力
が入力する第１フリツプフロツプと、第２分周器の出力
が入力する第２７リツプフロツプとを設は該第１及び第
２７リノグフロツグの出力を該排他的論理和回路に入力
することを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216592A JPS60109330A (ja) | 1983-11-17 | 1983-11-17 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58216592A JPS60109330A (ja) | 1983-11-17 | 1983-11-17 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60109330A true JPS60109330A (ja) | 1985-06-14 |
Family
ID=16690829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58216592A Pending JPS60109330A (ja) | 1983-11-17 | 1983-11-17 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109330A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112319A (ja) * | 1988-10-21 | 1990-04-25 | Nec Corp | Ｐｌｌ回路 |
| JPH02159822A (ja) * | 1988-12-14 | 1990-06-20 | Nec Corp | 多値量子化位相比較器 |
| JPWO2012143970A1 (ja) * | 2011-04-19 | 2014-07-28 | 三菱電機株式会社 | 周波数シンセサイザ |
-
1983
- 1983-11-17 JP JP58216592A patent/JPS60109330A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112319A (ja) * | 1988-10-21 | 1990-04-25 | Nec Corp | Ｐｌｌ回路 |
| JPH02159822A (ja) * | 1988-12-14 | 1990-06-20 | Nec Corp | 多値量子化位相比較器 |
| JPWO2012143970A1 (ja) * | 2011-04-19 | 2014-07-28 | 三菱電機株式会社 | 周波数シンセサイザ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2795323B2 (ja) | 位相差検出回路 | |
| US10505554B2 (en) | Digital phase-locked loop | |
| US7532049B2 (en) | Reduced-noise frequency divider system | |
| JPS60109330A (ja) | Ｐｌｌ回路 | |
| JP2811994B2 (ja) | 位相同期回路 | |
| JPS60247330A (ja) | アンロツク検出回路 | |
| JP3561657B2 (ja) | 可変分周装置 | |
| JPS62230224A (ja) | 位相同期発振回路 | |
| JPS6128424Y2 (ja) | ||
| JP2972294B2 (ja) | 位相同期回路 | |
| JPS6333739B2 (ja) | ||
| JPH06334491A (ja) | クロック発生回路 | |
| US4083014A (en) | Frequency lock loop | |
| JPH0443716A (ja) | 周波数逓倍回路 | |
| JP2940220B2 (ja) | Ｆｓｋ変調器 | |
| JPS5915218B2 (ja) | 位相ロツクル−プ回路 | |
| JPS6128425Y2 (ja) | ||
| JPS62136174A (ja) | 周波数制御回路 | |
| JPS5951788B2 (ja) | 位相比較装置 | |
| JPH05199498A (ja) | クロツク発生回路 | |
| JPS60223224A (ja) | 位相同期回路 | |
| JP2910643B2 (ja) | 位相同期回路 | |
| JPS5912217B2 (ja) | ディジタル型鋸歯状波フェイズロックル−プ | |
| JPH02112319A (ja) | Ｐｌｌ回路 | |
| JPS6327477Y2 (ja) |