KR930007097A

KR930007097A - 비트 동기 회로

Info

Publication number: KR930007097A
Application number: KR1019910015721A
Authority: KR
Inventors: 이범철; 김정식; 박권철
Original assignee: 경상현; 재단법인 한국전자통신연구소
Priority date: 1991-09-09
Filing date: 1991-09-09
Publication date: 1993-04-22
Also published as: KR940000942B1

Abstract

본 발명은 비트 동기 회로에 관한 것으로, 위상 및 주파수 비교기의 이득을 적절하게 제어하여, 비트 등기의 PLL루프 이득이 데이터의 비트 패턴에 따라 민감하게 변하지 않도록 할 뿐만 아니라 데이터의 비트 속도가 높은 경우에도 저역 여파기나 적분기에서 저역 주파수 성분을 왜곡없이 검출할수 있도륵 위상 및 주파수 비교기에서 출력되는 펄스의 폭을 데이터의 비트 속도에 무관한 형태로 정형함으로써 비트 동기의 PLL의 최적으로 동작하도록 하기 위한 것이다.

따라서, 본 발명은 입력되는 2진 데이터의 비트패턴 및 비트속도에 따라 PLL(Phase Locked Loop)의 루프(loop)이득이 민감하게 변하지 않고 500Mbps이상의 고속의 비트 속도에서도 안정되게 클럭과 데이터를 복구하는 비트동기회로에 있어서, 상기 입력되는 2진 데이터의 비트 단위 간격 중앙과 클럭펄스(CP)의 상승천이와의 위상관계를 상기 데이터에서 천이가 있을 때마다 출력하는 위상 및 주파수비교수단(PFC : Phase and frequency Comparator)(11), 상기 위상 및 주파수 비교수단(11)에 연결되어 상기 위사 및 주파수 비교수단(11)에서 출력된 펄스를 비트패턴 및 비트속도에 따라 위상 및 주파수 비교 이득이 둔감하게 변하도록 정형하여 제1 및 제2출력단자(U, D)를 출력하는 위상 및 주파수 비교이득 조절수단(12), 상기 위상 및 주파수 비교 이득 조절수단(12)에 연결되어 상기 위상 및 주파수 비교 이득 조절 수단(12)에서 출력되는 제1 및 제2출력단자(U, D)의 전압 또는 전류차를 저역 여파시키거나 적분하여 직류를 포함하는 저역 주파수 성분만을 전압으로 출력하는 저역여파수단(14), 상기 저역여파수단(14)과 위상 및 주파수 비교수단(11)에 연결되어 상기 저역여파수단(14)의 출력 전압에 따라 위상 및 주파수가 변경되는 클럭(CP)을 상기 위상 및 주파수 비교수단(11)으로 출력하는 전압제어 발진수단(15) 및 상기 전압 제어 발진수단(15)과 위상 및 주파수 비교 이득 조절 수단(12)에 연결되어 상기 전압제어 발진수단(15)에서 구동된 클럭펄스를 분주하여 상기 위상 및 주파수 비교이득 조절수단(12)으로 출력하는 분주수단(13)으로 구성되는 것을 특징으로 한다.

Description

비트 동기 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 의한 비트동기회로의 블록도,

제3도는 제2도의 위상 및 주파수 비교기의 회로도,

제4도는 제3도의 각 부분의 신호파형도.

Claims

입력되는 2진 데이터의 비트패턴 및 비트속도에 따라 PLL(Phase Locked Loop)의 루프(loop)이득이 민감하게 변하지 않고 500Mbps이상의 고속의 비트 속도에서도 안정되게 블럭과 데이터를 복구하는 비트동기회로에 있어서, 상기 입력되는 2진 데이터의 비트 단위 간격 중앙과 클럭펄스(CP)의 상승천이와의 위상관계를 상기 데이터에서 천이가 있을 때마다 출력하는 위상 및 주파수비교수단(PFC : Phase and Frequency Comparator) (11), 상기 위상 및 주파수 비교수단(11)에 연결되어 상기 위상 및 주파수 비교수단(11)에서 출력된 펄스를 비트패턴 및 비트속도에 따라 위상 및 주파수 비교 이득이 둔감하게 변하도록 정형하여 제1 및 제2출력단자(U, D)를 출력하는 위상 및 주파수 비교이득 조절수단(12), 상기 위상 및 주파수 비교 이득 조절 수단(12)에 연결되어 상기 위상 및 주파수 비교 이득 조절 수단(12)에서 출력되는 제1 및 제2출력단자(U, D)의 전압 또는 전류차를 저역 여파시키거나 적분하여 직류를 포함하는 저역 주파수 성분만을 전압으로 출력하는 저역여파수단(14), 상기 저역여파수단(14)과 위상 및 주파수 비교수단(11)에 연결되어 상기 저역여파수단(14)의 출력 전압에 따라 위상 및 주파수가 변경되는 클럭(CP)을 상기 위상 및 주파수 비교수단(11)으로 출력하는 전압제어 발진수단(15) 및 상기 전압 제어 발진수단(15)과 위상 및 주파수 비교 이득 조절 수단(12)에 연결되어 상기 전압제어 발진수단(15)에서 구동된 클럭펄스를 분주하여 상기 위상 및 주파수 비교이득 조절수단(12)으로 출력하는 분주수단(13)으로 구성되는 것을 특징으로 하는 비트 동기 회로.
제1항에 있어서, 상기 위상 및 주파수 비교수단(11)은 상기 전압제어 발진수단(15)으로 부터 출력되는 클럭(CP)을 입력으로 하는 수신수단(304), 상기 수신수단(304)으로 부터 출력되는 동상클럭펄스를 클럭 입력하고, 상기 2진 데이터를 데이터 입력으로 하는 제1D플립플롭(301), 상기 수신수단(304)으로 부터 출력되는 역상 클럭펄스를 클럭 입력으로 하고 상기 2진 데이터를 데이터 입력으로 하는 제2D플립플롭(303), 상기 수신수단(304)으로 부터 출력되는 역상 클럭펄스를 클럭 입력으로 하고 상기 제1D플립플롭(301)의 출력을 데이터 입력으로 하는 제3D플립플롭(302), 상기 제1 및 제2D플립플롭(301, 303)의 출력을 입력으로 하는 배타적 부정 논리합 수단(306), 및 상기 제3D플립플롭(303, 302)의 출력을 입력으로 하는 배타적 논리합 수단(305)으로 구성되는 것을 특징으로 하는 비트 동기 회로.
제2항에 있어서, 상기 위상 및 주파수 비교 이득 조절수단(12)은 상기 배타적 논리합 수단(305)의 출력(UD)을 데이터 입력으로 하고 상기 배타적 부정 논리합 수단(306)의 출력(UDCP)을 클럭입력으로 하는 제4D플립플롭(501), 상기 배타적 논리합 수단(305)의 부정 출력(/UD)을 데이터 입력으로 하고 상기 배타적 논리합 수단(306)의 출력(UDCP)을 클럭입력으로 하는 제5D플립플롭(502), 상기 제4D플립플롭(501)의 출력을 데이터 입력으로 하고 상기 분주수단(13)의 출력(DCP)을 클럭 입력으로 하는 제6D플립플롭(503), 상기 제5D플립플롭(502)의 출력을 데이터 입력으로 하고 상기 분주수단(13)의 출력(DCP)을 클럭입력으로 하는 제7D플립플롭(504), 상기 제4 및 제5D플립플롭(501, 502)의 출력을 입력으로 하는 논리합 수단(505), 상기 논리합수단(505)의 출력을 데이터 입력으로 하고 상기 분주수단(13)의 출력(DCP)을 클럭 입력으로 하고 출력을 상기 논리합 수단(505)의 일입력으로 하는 제8D플립플롭(506) 및 다수의 D플립플롭(511 내지 51n)으로 구성되어 상기 제8D플립플롭(506)의 입력으로 하고 상기 분주수단(13)의 출력(DCP)을 클럭입력으로 하고 출력은 상기 다수의 D플립플롭(511 내지 51n)과 제8D플립플롭(506)의 클리어 입력으로 하는 쉬프트 레지스터 수단(500)으로 구성되는 것을 특징으로 하는 비트 동기 회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.