Claims (3)
입력되는 2진 데이터의 비트패턴 및 비트속도에 따라 PLL(Phase Locked Loop)의 루프(loop)이득이 민감하게 변하지 않고 500Mbps이상의 고속의 비트 속도에서도 안정되게 블럭과 데이터를 복구하는 비트동기회로에 있어서, 상기 입력되는 2진 데이터의 비트 단위 간격 중앙과 클럭펄스(CP)의 상승천이와의 위상관계를 상기 데이터에서 천이가 있을 때마다 출력하는 위상 및 주파수비교수단(PFC : Phase and Frequency Comparator) (11), 상기 위상 및 주파수 비교수단(11)에 연결되어 상기 위상 및 주파수 비교수단(11)에서 출력된 펄스를 비트패턴 및 비트속도에 따라 위상 및 주파수 비교 이득이 둔감하게 변하도록 정형하여 제1 및 제2출력단자(U, D)를 출력하는 위상 및 주파수 비교이득 조절수단(12), 상기 위상 및 주파수 비교 이득 조절 수단(12)에 연결되어 상기 위상 및 주파수 비교 이득 조절 수단(12)에서 출력되는 제1 및 제2출력단자(U, D)의 전압 또는 전류차를 저역 여파시키거나 적분하여 직류를 포함하는 저역 주파수 성분만을 전압으로 출력하는 저역여파수단(14), 상기 저역여파수단(14)과 위상 및 주파수 비교수단(11)에 연결되어 상기 저역여파수단(14)의 출력 전압에 따라 위상 및 주파수가 변경되는 클럭(CP)을 상기 위상 및 주파수 비교수단(11)으로 출력하는 전압제어 발진수단(15) 및 상기 전압 제어 발진수단(15)과 위상 및 주파수 비교 이득 조절 수단(12)에 연결되어 상기 전압제어 발진수단(15)에서 구동된 클럭펄스를 분주하여 상기 위상 및 주파수 비교이득 조절수단(12)으로 출력하는 분주수단(13)으로 구성되는 것을 특징으로 하는 비트 동기 회로.In the bit synchronization circuit that restores the block and data stably even at a high bit rate of 500Mbps or more without changing the loop gain of the PLL (Phase Locked Loop) according to the bit pattern and bit rate of the input binary data. A phase and frequency comparator (PFC) for outputting a phase relationship between the center of the bit unit interval of the input binary data and the rising transition of a clock pulse (CP) whenever there is a transition in the data; 11) a first pulse connected to the phase and frequency comparison means 11 and shaped to output a pulse output from the phase and frequency comparison means 11 so that the phase and frequency comparison gains are insensitively changed according to the bit pattern and the bit rate. And phase and frequency comparison gain adjusting means 12 for outputting second output terminals U and D, and phase and frequency comparison gain adjusting means 12, respectively. Low-pass filter means for low-pass filtering or integrating the voltage or current difference of the first and second output terminals (U, D) output from the gain gain adjusting means (12) to output only the low-frequency components including direct current (voltage) 14) the phase and frequency comparison of the clock CP which is connected to the low pass filtering means 14 and the phase and frequency comparing means 11 and whose phase and frequency are changed according to the output voltage of the low pass filtering means 14; The clock pulse driven by the voltage controlled oscillation means 15 connected to the voltage controlled oscillation means 15 and the voltage controlled oscillation means 15 and the phase and frequency comparison gain adjusting means 12 outputted to the means 11. And a dividing means (13) for dividing and outputting to the phase and frequency comparison gain adjusting means (12).
제1항에 있어서, 상기 위상 및 주파수 비교수단(11)은 상기 전압제어 발진수단(15)으로 부터 출력되는 클럭(CP)을 입력으로 하는 수신수단(304), 상기 수신수단(304)으로 부터 출력되는 동상클럭펄스를 클럭 입력하고, 상기 2진 데이터를 데이터 입력으로 하는 제1D플립플롭(301), 상기 수신수단(304)으로 부터 출력되는 역상 클럭펄스를 클럭 입력으로 하고 상기 2진 데이터를 데이터 입력으로 하는 제2D플립플롭(303), 상기 수신수단(304)으로 부터 출력되는 역상 클럭펄스를 클럭 입력으로 하고 상기 제1D플립플롭(301)의 출력을 데이터 입력으로 하는 제3D플립플롭(302), 상기 제1 및 제2D플립플롭(301, 303)의 출력을 입력으로 하는 배타적 부정 논리합 수단(306), 및 상기 제3D플립플롭(303, 302)의 출력을 입력으로 하는 배타적 논리합 수단(305)으로 구성되는 것을 특징으로 하는 비트 동기 회로.2. The apparatus of claim 1, wherein the phase and frequency comparing means (11) is provided from a receiving means (304) and a receiving means (304) which inputs a clock (CP) output from the voltage controlled oscillating means (15). The clock signal is input to the common clock pulse output, the first D flip-flop 301 which uses the binary data as the data input, and the reverse phase clock pulse output from the receiving means 304 as the clock input. A 3D flip-flop (303) as a data input and a reverse phase clock pulse output from the receiving means (304) as a clock input, and a 3D flip-flop (301) as an input of an output of the 1D flip-flop (301). 302, exclusive negative OR means 306 which takes as input the outputs of the first and second D flip-flops 301 and 303, and exclusive OR means which uses the outputs of the 3D flip flops 303 and 302 as inputs. 305, characterized in that Is a bit synchronous circuit.
제2항에 있어서, 상기 위상 및 주파수 비교 이득 조절수단(12)은 상기 배타적 논리합 수단(305)의 출력(UD)을 데이터 입력으로 하고 상기 배타적 부정 논리합 수단(306)의 출력(UDCP)을 클럭입력으로 하는 제4D플립플롭(501), 상기 배타적 논리합 수단(305)의 부정 출력(/UD)을 데이터 입력으로 하고 상기 배타적 논리합 수단(306)의 출력(UDCP)을 클럭입력으로 하는 제5D플립플롭(502), 상기 제4D플립플롭(501)의 출력을 데이터 입력으로 하고 상기 분주수단(13)의 출력(DCP)을 클럭 입력으로 하는 제6D플립플롭(503), 상기 제5D플립플롭(502)의 출력을 데이터 입력으로 하고 상기 분주수단(13)의 출력(DCP)을 클럭입력으로 하는 제7D플립플롭(504), 상기 제4 및 제5D플립플롭(501, 502)의 출력을 입력으로 하는 논리합 수단(505), 상기 논리합수단(505)의 출력을 데이터 입력으로 하고 상기 분주수단(13)의 출력(DCP)을 클럭 입력으로 하고 출력을 상기 논리합 수단(505)의 일입력으로 하는 제8D플립플롭(506) 및 다수의 D플립플롭(511 내지 51n)으로 구성되어 상기 제8D플립플롭(506)의 입력으로 하고 상기 분주수단(13)의 출력(DCP)을 클럭입력으로 하고 출력은 상기 다수의 D플립플롭(511 내지 51n)과 제8D플립플롭(506)의 클리어 입력으로 하는 쉬프트 레지스터 수단(500)으로 구성되는 것을 특징으로 하는 비트 동기 회로.The phase and frequency comparison gain adjusting means (12) according to claim 2, wherein the phase and frequency comparison gain adjusting means (12) is an output (UD) of the exclusive OR (305) as a data input and the output (UDCP) of the exclusive negative OR (306) is clocked. The fifth 5D flip-flop 501 serving as an input, the fifth negative flipped output of the exclusive OR means 305 as a data input, and the 5D flip which uses the output UDCP of the exclusive OR value 306 as a clock input. The 6D flip-flop 503 and the 5D flip-flop (502), wherein the output of the fourth flop flop 501 is a data input and the output DCP of the dispensing means 13 is a clock input. Inputs the outputs of the 7D flip-flop 504 and the fourth and fifth D-flop flops 501 and 502 using the output of 502 as a data input and the output DCP of the dividing means 13 as a clock input. The output of the logical sum means 505 and the logical sum means 505 are data inputs. An eighth D flip-flop 506 and a plurality of D flip-flops 511 to 51n each having an output DCP of the means 13 as a clock input and an output as one input of the logical sum means 505. The input of the 8D flip-flop 506 and the output DCP of the dispensing means 13 are the clock inputs, and the output is the clear input of the plurality of D flip-flops 511 to 51n and the 8D flip-flop 506. And a shift register means (500).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.