JP2520560B2 - Phase comparison circuit - Google Patents
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- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、位相比較回路に関し、
特に、CMI(Code Mark Inversion )符号からクロッ
クを抽出するPLL(Phase Lock Loop )の位相比較回
路に関する。BACKGROUND OF THE INVENTION The present invention relates to a phase comparison circuit,
In particular, it relates to a phase comparison circuit of a PLL (Phase Lock Loop) that extracts a clock from a CMI (Code Mark Inversion) code.
【0002】[0002]
【従来の技術】CMI符号は、1タイムスロットを2つ
に分割し、符号“0”に対して“01”を対応させ、符
号“1”に対して“00”と“11”とを交互に対応さ
せる符号である。このCMI符号からクロック信号を抽
出する回路として、セラミックフィルタを用いたものも
あるが、小型化及び低価格化を考えると、集積回路上の
PLLとして実現することが望ましい。2. Description of the Related Art In the CMI code, one time slot is divided into two, "01" is associated with code "0", and "00" and "11" are alternated with respect to code "1". Is a code corresponding to. Although there is a circuit using a ceramic filter as a circuit for extracting a clock signal from the CMI code, it is desirable to realize it as a PLL on an integrated circuit in consideration of downsizing and cost reduction.
【0003】一般に、PLLは、位相比較回路、ループ
フィルタ、及び電圧制御発振回路(VCO)で構成され
ている。PLLに使用される従来のCMI符号用位相比
較回路を図3に示す。この位相比較回路は、エッジ検出
回路31、フリップフロップ32、33、及び排他的論
理和ゲート34を有している。Generally, a PLL is composed of a phase comparison circuit, a loop filter, and a voltage controlled oscillator circuit (VCO). FIG. 3 shows a conventional CMI code phase comparison circuit used in a PLL. This phase comparison circuit has an edge detection circuit 31, flip-flops 32 and 33, and an exclusive OR gate 34.
【0004】エッジ検出回路31は、例えば、遅延回路
と排他的論理和(ExOR)ゲートで構成され、入力さ
れたCMI符号と、遅延回路で遅延させたCMI符号と
の排他的論理和をとる。これにより、入力されたCMI
符号の立ち上がり及び立ち下がりに対応し、遅延回路の
遅延時間に比例したパルス幅を有するパルス信号が得ら
れる。The edge detection circuit 31 is composed of, for example, a delay circuit and an exclusive OR (ExOR) gate, and takes the exclusive OR of the input CMI code and the CMI code delayed by the delay circuit. As a result, the input CMI
A pulse signal having a pulse width corresponding to rising and falling of the code and proportional to the delay time of the delay circuit is obtained.
【0005】フリップフロップ32は、C端子にVCO
からのクロック信号(VCO CLK)を入力させ、Q
バー出力をD端子に入力させることによって、VCO
CLKを2分周する。The flip-flop 32 has a C terminal with a VCO.
Input the clock signal (VCO CLK) from
By inputting the bar output to the D terminal, the VCO
Divide CLK by two.
【0006】フリップフロップ33は、エッジ検出回路
31からのパルス信号をC端子に、フリップフロップ3
2のQバー出力をD端子の入力としている。The flip-flop 33 receives the pulse signal from the edge detection circuit 31 at the C terminal, and the flip-flop 3
The Q bar output of 2 is used as the input of the D terminal.
【0007】排他的論理和(ExOR)ゲートは、フリ
ップフロップ32のQ出力と、フリップフロップ33の
Q出力との排他的論理和をとり、位相比較出力として出
力する。The exclusive OR (ExOR) gate takes the exclusive OR of the Q output of the flip-flop 32 and the Q output of the flip-flop 33 and outputs it as a phase comparison output.
【0008】次に、図3及び図4を参照して、この位相
比較回路の動作を説明する。この位相比較回路には、図
4(a)に示すCMI符号と、図4(b)に示すVCO
CLKとが入力される。ここでは、CMI符号とし
て、“01”、“01”、“00”、及び“11”が連
続した符号を考える。また、VCO CLKは、その立
ち下がりが、CMI符号の変化点と一致しているものと
する。Next, the operation of the phase comparison circuit will be described with reference to FIGS. This phase comparison circuit has a CMI code shown in FIG. 4A and a VCO code shown in FIG. 4B.
CLK and are input. Here, as the CMI code, a code in which “01”, “01”, “00”, and “11” are consecutive is considered. Further, it is assumed that the falling edge of VCO CLK coincides with the change point of the CMI code.
【0009】エッジ検出回路31は、図4(a)に示す
CMI符号の立ち上り及び立ち下がりを検出して図4
(c)に示すパルス信号を出力する。また、フリップフ
ロップ32は、図4(b)に示すVCO CLKを2分
周してQ出力に図4(d)に示す波形の信号、Qバー出
力に図4(e)に示す波形の信号を出力する。フリップ
フロップ33は、図4(e)に示す波形の信号を図4
(c)に示すパルス信号で取り込み、図4(f)に示す
波形の信号を出力する。そして、ExORゲート34
は、図4(d)と図4(f)に示す信号の排他的論理和
をとり図4(g)に示す位相比較出力を出力する。The edge detection circuit 31 detects the rising and falling edges of the CMI code shown in FIG.
The pulse signal shown in (c) is output. Further, the flip-flop 32 divides the VCO CLK shown in FIG. 4 (b) by 2 to output Q signal having the waveform shown in FIG. 4 (d) and Q bar output having the waveform shown in FIG. 4 (e). Is output. The flip-flop 33 outputs the signal having the waveform shown in FIG.
The pulse signal shown in (c) is taken in and the signal having the waveform shown in FIG. 4 (f) is output. Then, the ExOR gate 34
Outputs the phase comparison output shown in FIG. 4 (g) by taking the exclusive OR of the signals shown in FIG. 4 (d) and FIG. 4 (f).
【0010】[0010]
【発明が解決しようとする課題】従来の位相比較回路で
は、エッジ検出回路31の出力は、図4(c)に示すよ
うに、入力されるCMI符号が“00”及び“11”の
ときは、CMI符号が“01”のときに比べて1/2の
周期になる。このため、フリップフロップ33は、2分
周VCO CLKの“1”のみを読み込むことになり、
フリップフロップ33の出力は“1”が連続する。即
ち、図4(c)の信号に含まれていたCMI符号の位相
情報が図4(f)の信号では一部失われることになる。
この結果、ExORゲート34の出力には、フリップフ
ロップ32のQ出力の反転が表われ、CMI符号とVC
O CLKの位相差を表わす情報が含まれないことにな
る。(図4(g)に示す信号の場合、ハッチングを施し
たパルスが、CMI符号とVCO CLKの位相差を表
わす情報を含んでいる。)このような従来の位相比較回
路を採用したPLLでは、入力されたCMI符号が“0
0”及び“11”のとき位相同期を取る事ができず、ジ
ッタを発生し、また、“00”及び“11”が連続する
と同期はずれを起こしてしまうという問題点がある。本
発明は、“00”及び“11”が連続するCMI符号で
あっても、CMI符号の変化点すべてに対応する位相情
報を出力する位相比較回路を提供し、もって、ジッタの
発生や同期はずれのないPLLを提供することを目的と
する。In the conventional phase comparison circuit, the output of the edge detection circuit 31 is, as shown in FIG. 4C, when the input CMI code is "00" and "11". , The cycle is half that of the CMI code “01”. Therefore, the flip-flop 33 reads only “1” of the VCO CLK divided by 2,
The output of the flip-flop 33 is continuously "1". That is, the phase information of the CMI code included in the signal of FIG. 4 (c) is partially lost in the signal of FIG. 4 (f).
As a result, inversion of the Q output of the flip-flop 32 appears in the output of the ExOR gate 34, and the CMI code and VC
The information indicating the phase difference of O CLK is not included. (In the case of the signal shown in FIG. 4 (g), the hatched pulse contains information indicating the phase difference between the CMI code and VCO CLK.) In a PLL employing such a conventional phase comparison circuit, The input CMI code is "0
There is a problem in that phase synchronization cannot be achieved when 0 and 11 and jitter occurs, and when "00" and "11" continue, synchronization is lost. Provided is a phase comparator circuit that outputs phase information corresponding to all the changing points of the CMI code even if the CMI code is a series of "00" and "11". The purpose is to provide.
【0011】[0011]
【課題を解決するための手段】本発明によれば、入力さ
れたCMI符号と電圧制御発振器からのクロック信号と
の位相を比較する位相比較回路において、D端子に前記
CMI符号が、C端子に前記クロック信号が入力される
フリップフロップと、前記クロック信号を遅延させる遅
延回路と、前記フリップフロップのQ出力と前記遅延回
路からの遅延させたクロック信号との排他的論理和の否
定をとる排他的NORゲートと、前記CMI符号と前記
排他的NORゲートの出力との排他的論理和をとり位相
比較出力とする排他的ORゲートとを有することを特徴
とする位相比較回路が得られる。According to the present invention, in a phase comparison circuit for comparing the phases of the input CMI code and the clock signal from the voltage controlled oscillator, the CMI code is applied to the D terminal and the CMI code is applied to the C terminal. An exclusive OR that negates the exclusive OR of the flip-flop to which the clock signal is input, the delay circuit that delays the clock signal, and the Q output of the flip-flop and the delayed clock signal from the delay circuit. A phase comparison circuit is obtained which has a NOR gate and an exclusive OR gate which takes the exclusive OR of the CMI code and the output of the exclusive NOR gate to obtain a phase comparison output.
【0012】[0012]
【実施例】次に図面を参照して本発明の実施例について
説明する。図1に本発明の一実施例を示す。本実施例の
位相比較回路は、フリップフロップ11、遅延回路1
2、排他的論理NORゲート(ExNORゲート)1
3、及び排他的論理ORゲート(ExORゲート)14
を有している。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 shows an embodiment of the present invention. The phase comparison circuit of the present embodiment includes a flip-flop 11 and a delay circuit 1.
2, exclusive logic NOR gate (ExNOR gate) 1
3, and exclusive OR gate (ExOR gate) 14
have.
【0013】フリップフロップ11は、D端子にCMI
符号が、C端子にVCO(図示せず)からのクロック信
号(VCO CLK)が入力される。また、フリップフ
ロップ11のQ出力は、ExNORゲート13の一方の
入力端に接続されている。遅延回路12には、VCO
CLKが入力され、その出力はExNORゲート13の
他方の入力端に接続されている。ExORゲート14に
は、CMI符号と、ExNORゲート13の出力が入力
され、その出力が位相比較出力となる。The flip-flop 11 has a CMI at the D terminal.
The reference numeral is a clock signal (VCO CLK) from a VCO (not shown) input to the C terminal. The Q output of the flip-flop 11 is connected to one input end of the ExNOR gate 13. The delay circuit 12 includes a VCO
CLK is input, and its output is connected to the other input end of the ExNOR gate 13. The COR code and the output of the ExNOR gate 13 are input to the ExOR gate 14, and the output becomes the phase comparison output.
【0014】以下、図1及び図2を参照してこの位相比
較回路の動作を説明する。入力されるCMI符号は、図
2(a)に示すように、“01”、“01”、“0
0”、及び“11”が連続した信号とする。また、VC
O CLKは、図2(b)に示すように、その立ち下が
りが、CMI符号の変化点に一致しているものとする。The operation of this phase comparison circuit will be described below with reference to FIGS. 1 and 2. The input CMI code is “01”, “01”, “0” as shown in FIG.
0 "and" 11 "are continuous signals.
As shown in FIG. 2B, it is assumed that the falling edge of O CLK coincides with the change point of the CMI code.
【0015】遅延回路12は、VCO CLKを1/4
周期遅延させ、図2(c)に示す遅延させたVCO C
LKを出力する。また、フリップフロップ11は、VC
OCLKに従ってCMI符号を読み込み、Q出力には、
図2(d)に示す波形の信号を出力する。ExNORゲ
ート13は、遅延回路12の出力とフリップフロップ1
1の出力とのレベルが一致したときに“1”を、不一致
のときに“0”を出力するので、ExNORゲート13
の出力信号の波形は図2(e)のようになる。The delay circuit 12 divides the VCO CLK by 1/4.
The delayed VCO C shown in FIG.
LK is output. In addition, the flip-flop 11 is VC
The CMI code is read according to OCLK, and the Q output is
The signal having the waveform shown in FIG. 2D is output. The ExNOR gate 13 outputs the output of the delay circuit 12 and the flip-flop 1
When the level of the output of 1 coincides with "1", and when they do not coincide with each other, "0" is output. Therefore, the ExNOR gate 13
The waveform of the output signal is as shown in FIG.
【0016】ここで、遅延回路12の出力信号は、VC
O CLKの位相情報を含んでいる。また、フリップフ
ロップ11の出力信号は、VCO CLKに同期して出
力されるので、VCO CLKの位相情報を含み、CM
I符号の位相情報は失われている。従って、遅延回路1
2及びフリップフロップ11の出力から得られるExN
ORゲート13の出力信号は、VCO CLKの位相情
報のみを含むことになる。Here, the output signal of the delay circuit 12 is VC
It contains the phase information of O CLK. Further, since the output signal of the flip-flop 11 is output in synchronization with VCO CLK, it includes the phase information of VCO CLK and CM
The phase information of the I code is lost. Therefore, the delay circuit 1
2 and ExN obtained from the output of the flip-flop 11
The output signal of the OR gate 13 will only contain the phase information of the VCO CLK.
【0017】ExORゲート14は、CMI符号とEx
NORゲート13の出力信号との排他的論理和をとり、
図2(f)に示す位相比較信号を出力する。このよう
に、VCO CLKの位相情報のみを含むExNORゲ
ート13の出力信号とCMI符号との排他的論理和を取
ると、CMI符号の変化点すべてに対応するパルス(ハ
ッチングを施したパルス)が表われる。このパルスに
は、CMI符号とVCOCLKとの位相差情報が含まれ
ており、その位相差は、パルス幅として表われる。即
ち、VCO CLKに対してCMI符号が遅れるとパル
ス幅は狭くなり、VCO CLKに対してCMI符号が
進むとパルス幅が広くなって、位相差を表わす。The ExOR gate 14 has a CMI code and Ex.
Exclusive-OR with the output signal of the NOR gate 13,
The phase comparison signal shown in FIG. 2 (f) is output. In this way, when the exclusive OR of the output signal of the ExNOR gate 13 including only the phase information of the VCO CLK and the CMI code is taken, the pulses (hatched pulses) corresponding to all the changing points of the CMI code are represented. Be seen. This pulse contains information on the phase difference between the CMI code and VCOCLK, and the phase difference is expressed as a pulse width. That is, if the CMI code is delayed with respect to VCO CLK, the pulse width is narrowed, and if the CMI code is advanced with respect to VCO CLK, the pulse width is widened to represent a phase difference.
【0018】上記のように、本実施例の位相比較回路で
は、“00”及び“11”が連続するCMI符号であっ
ても、VCO CLKとの位相差を表わす出力信号が得
られる。従って、この位相比較回路を用いたPLLで
は、ジッタの発生や同期はずれの発生がなく安定した動
作が得られる。As described above, in the phase comparison circuit of this embodiment, an output signal representing the phase difference from VCO CLK can be obtained even with CMI codes in which "00" and "11" are consecutive. Therefore, in a PLL using this phase comparison circuit, stable operation can be obtained without the occurrence of jitter or loss of synchronization.
【0019】[0019]
【発明の効果】本発明によれば、“00”及び“11”
が連続するCMI符号であっても、CMI符号の変化点
のすべてに対応する位相情報を出力する位相比較回路が
得られる。また、本発明によれば、ジッタの発生や同期
はずれのないPLLが得られる。According to the present invention, "00" and "11"
Even if the CMI code is continuous, a phase comparison circuit that outputs the phase information corresponding to all the change points of the CMI code can be obtained. Further, according to the present invention, it is possible to obtain a PLL without occurrence of jitter and loss of synchronization.
【図1】本発明の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
【図2】図1の位相比較回路の各部の出力信号の波形図
である。FIG. 2 is a waveform diagram of an output signal of each part of the phase comparison circuit of FIG.
【図3】従来の位相比較回路の回路図である。FIG. 3 is a circuit diagram of a conventional phase comparison circuit.
【図4】図3の位相比較回路の各部の出力信号の波形図
である。4 is a waveform diagram of an output signal of each part of the phase comparison circuit of FIG.
11 フリップフロップ 12 遅延回路 13 排他的論理NORゲート 14 排他的論理ORゲート 31 エッジ検出回路 32 フリップフロップ 33 フリップフロップ 34 排他的論理ORゲート 11 flip-flop 12 delay circuit 13 exclusive-logical NOR gate 14 exclusive-logical OR gate 31 edge detection circuit 32 flip-flop 33 flip-flop 34 exclusive-logical OR gate
Claims (2)
からのクロック信号との位相を比較する位相比較回路に
おいて、D端子に前記CMI符号が、C端子に前記クロ
ック信号が入力されるフリップフロップと、前記クロッ
ク信号を1/4周期遅延させる遅延回路と、前記フリッ
プフロップのQ出力と前記遅延回路からの遅延されたク
ロック信号との排他的論理和の否定をとる排他的NOR
ゲートと、前記CMI符号と前記排他的NORゲートの
出力との排他的論理和をとり位相比較出力とする排他的
ORゲートとを有することを特徴とする位相比較回路。1. A phase comparison circuit for comparing the phases of an input CMI code and a clock signal from a voltage controlled oscillator, wherein a flip-flop in which the CMI code is input to a D terminal and the clock signal is input to a C terminal. And a delay circuit for delaying the clock signal by 1/4 cycle, and an exclusive NOR for inverting the exclusive OR of the Q output of the flip-flop and the delayed clock signal from the delay circuit.
A phase comparison circuit comprising: a gate; and an exclusive OR gate that takes an exclusive OR of the CMI code and the output of the exclusive NOR gate to obtain a phase comparison output.
較し位相比較信号を出力する位相比較回路と、前記位相
比較信号を瀘波し瀘波された位相比較信号を出力するル
ープフィルタと、前記クロック信号を発生するとともに
前記瀘波された位相比較信号に基づいて前記クロック信
号の周波数を変更する電圧制御発信器とを備えたPLL
において、D端子に前記CMI符号が、C端子に前記ク
ロック信号が入力されるフリップスロップと、前記クロ
ック信号を1/4周期遅延させる遅延回路と、前記フリ
ップフロップのQ出力と前記遅延回路からの遅延させた
クロック信号との排他的論理和の否定をとる排他的NO
Rゲートと、前記CMI符号と前記排他的NORゲート
の出力との排他的論理和をとり前記位相比較信号とする
排他的ORゲートとを有することを特徴とするPLL。2. A phase comparison circuit that compares the phases of a CMI code and a clock signal and outputs a phase comparison signal; a loop filter that filters the phase comparison signal and outputs a filtered phase comparison signal; And a voltage controlled oscillator for generating a clock signal and changing the frequency of the clock signal based on the filtered phase comparison signal.
In which the CMI code is input to the D terminal and the clock signal is input to the C terminal, a delay circuit for delaying the clock signal by 1/4 cycle, a Q output of the flip-flop and the delay circuit. Exclusive NO which negates exclusive OR with the delayed clock signal
A PLL having an R gate and an exclusive OR gate that takes the exclusive OR of the CMI code and the output of the exclusive NOR gate to obtain the phase comparison signal.
Priority Applications (1)
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---|---|---|---|
JP5095725A JP2520560B2 (en) | 1993-04-22 | 1993-04-22 | Phase comparison circuit |
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JP5095725A JP2520560B2 (en) | 1993-04-22 | 1993-04-22 | Phase comparison circuit |
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JP2520560B2 true JP2520560B2 (en) | 1996-07-31 |
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ID=14145457
Family Applications (1)
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JP5095725A Expired - Lifetime JP2520560B2 (en) | 1993-04-22 | 1993-04-22 | Phase comparison circuit |
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Families Citing this family (2)
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JP5966986B2 (en) * | 2013-03-21 | 2016-08-10 | 富士通株式会社 | PLL circuit and phase comparison method in PLL circuit |
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1993
- 1993-04-22 JP JP5095725A patent/JP2520560B2/en not_active Expired - Lifetime
Also Published As
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Legal Events
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