KR0145006B1 - Phase detector - Google Patents
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Classifications
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
본 발명은 위상동기루프회로에 있어서 위상차 검출기에 관한 것으로, 특히 위상동기루프(Phase-Looked Loop)에서 비주기성 기준신호를 로크(Lock)시키기 위한 위상차 검출기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase difference detector in a phase locked loop circuit, and more particularly to a phase difference detector for locking an aperiodic reference signal in a phase-locked loop.
이를 위하여 비주기성 입력신호를 분주시키기 위한 제1분주수단과 전압제어발진기의 출력주파수를 분주시키기 위한 제2분주수단과 제1분주수단의 출력신호를 제2분주수단의 출력신호에 의해 지연시키기 위한 논리지연수단과 제1분주수단의 출력신호와 논리지연수단의 출력신호와의 위상차를 검출하는 위상차 검출수단을 포함한다.To this end, the first division means for dividing the aperiodic input signal, the second division means for dividing the output frequency of the voltage controlled oscillator, and the output signal of the first division means for delaying the output signal of the second division means by the second division means. And phase difference detecting means for detecting a phase difference between the logic delay means, the output signal of the first division means, and the output signal of the logic delay means.
따라서 일반적인 주기를 가지는 기준신호가 입력될 때 뿐만 아니라 비주기성을 갖는 기준신호가 입력될 때 유용하게 위상동기신호를 얻을 수 있는 효과가 있다.Therefore, when the reference signal having a general period is input as well as when the reference signal having an aperiodicity is input, the phase synchronization signal can be obtained usefully.
Description
제1도는 본 발명에 따른 위상동기루프의 회로도1 is a circuit diagram of a phase locked loop according to the present invention.
제2도는 제1도의 위상이 뒤진 경우의 타이밍도2 is a timing diagram when the phase of FIG. 1 is inferior.
제3도는 제1도의 위상이 앞선 경우의 타이밍도3 is a timing diagram when the phase of FIG. 1 is advanced.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10:위상차 검출기 20:차아지 펌프10: phase difference detector 20: charge pump
30:증폭기 및 루프필터 40:전압제어발진기30: amplifier and loop filter 40: voltage controlled oscillator
50∼80:제1∼4 D 플립플롭 90∼110:제1∼3 배타논리합소자50 to 80: 1 to 4 D flip-flop 90 to 110: 1 to 3 exclusive logic device
120,130:제1,2부논리곱소자 140:위상 검출수단120,130: first and second negative logical elements 140: phase detection means
본 발명은 위상동기루프회로에 있어서 위상차 검출기에 관한 것으로, 특히 위상동기 루프(Phase-Locked Loop)에서 비주기성 기준신호를 로크(Lock)시키기 위한 위상차 검출기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase difference detector in a phase locked loop circuit, and more particularly, to a phase difference detector for locking an aperiodic reference signal in a phase locked loop.
일반적으로 기록재생장치에서 신호동기와 주파수합성 또는 변환등을 위하여 위상동기루프회로를 사용한다. 이러한 위상동기루프회로의 기준신호(Reference signal)에는 각각 주기성신호와 비주기성신호가 입력될 수 있다.In general, a recording / playback apparatus uses a phase-locked loop circuit for signal synchronization and frequency synthesis or conversion. A periodic signal and an aperiodic signal may be input to a reference signal of the phase locked loop circuit, respectively.
예를 들어, MAC(Multiple Analog Component)방식의 기록재생장치는 디지탈 데이타 버스트(Digital Data Burst)를 가지고 위상을 동기시켜야 한다. 그런데, MAC방식은 비주기성 기준신호를 가지므로 위상차를 비교하는데 어려움이 있었다.For example, a multiple analog component (MAC) type recording and reproducing apparatus must synchronize phases with a digital data burst. However, since the MAC method has an aperiodic reference signal, it is difficult to compare the phase difference.
따러서 본 발명의 목적은 상술한 문제점을 해결하기 위하여 비주기성 기준신호의 위상차이를 감지할 수 있는 위상차 검출기를 제공하는데 있다.Accordingly, an object of the present invention is to provide a phase difference detector capable of detecting a phase difference of an aperiodic reference signal in order to solve the above problem.
상기 목적을 달성하기 위하여 차아지 펌프(Charge Pump)와 증폭기 및 루프필터(Amp ＆ Loop Filter)와 전압제어발진기(VCO)를 구비한 위상동기루프회로의 우상차 검출기에 있어서, 비주기성 입력신호를 분주시키기 위한 제1분주수단과; 상기 전압제어발진기의 출력주파수를 분주시키기 위한 제2분주수단과; 상기 제1분주수단의 출력신호를 상기 제2분주수단의 출력신호에 의해 지연시키기 위한 논리지연수단과; 상기 제1분주수단의 출력신호와 상기 논리지연수단의 출력신호와의 위상차를 검출하는 위상차 검출수단을 포함함을 특징으로 한다.In order to achieve the above object, a phase difference loop circuit having a charge pump, an amplifier, an amp & loop filter, and a voltage controlled oscillator (VCO) is provided. First dispensing means for dispensing; Second dividing means for dividing an output frequency of the voltage controlled oscillator; Logic delay means for delaying the output signal of said first division means by the output signal of said second division means; And phase difference detecting means for detecting a phase difference between the output signal of the first division means and the output signal of the logic delay means.
이하 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 위상동기루프의 회로도를 도시한 것이다.1 shows a circuit diagram of a phase locked loop according to the present invention.
제1도에서, 위상동기루프는 위상차에 대응하는 신호를 출력하는 위상차 검출기(10)와 차아지 펌프(20)와 증폭 및 고주파성분을 제거하는 증폭기 및 루프필터(30)와 제어전압에 의하여 발진주파수가 변화하는 전압제어발진기(40)로 구성한다.In FIG. 1, the phase synchronization loop is oscillated by a phase difference detector 10 and a charge pump 20 which output a signal corresponding to the phase difference, an amplifier and a loop filter 30 which remove amplification and high frequency components, and a control voltage. It consists of a voltage controlled oscillator 40 whose frequency changes.
그리고 위상차 검출기(10)에서 입력 데이타 신호는 제1 D플립플롭(50)에 클럭단에 접속하고, 전압제어발진기(40)의 출력은 제2 D플립플롭(60)의 클럭단에 접속한다. 제1 D플립플롭(50)의 출력값(Q)은 각각 제3 D플립플롭(70)의 입력단과 제4 D플립플롭(80)의 입력단과 제 1∼3 배타논리합소자(90∼110)의 입력단에 접속하고, 제1 D플립플롭(50)의 부출력값(/Q)은 제1 D플립플롭(50)에 접속한다. 제2 D플립플롭(60)의 출력값(Q)은 제3 D플립플롭(70)의 클럭단에 접속하고, 제2 D플립플롭(60)의 부출력값(/Q)은 제2 D플립플롭(60)의 입력단과 제4 D플립플롭(80)의 클럭단에 접속한다.In the phase difference detector 10, the input data signal is connected to the clock terminal of the first D flip-flop 50, and the output of the voltage controlled oscillator 40 is connected to the clock terminal of the second D flip-flop 60. The output value Q of the first D flip-flop 50 is the input terminal of the third D flip-flop 70, the input terminal of the fourth D flip-flop 80, and the first to third exclusive logic elements 90 to 110, respectively. The negative output value / Q of the first D flip-flop 50 is connected to the first D flip-flop 50. The output value Q of the second D flip flop 60 is connected to the clock terminal of the third D flip flop 70, and the sub output value / Q of the second D flip flop 60 is the second D flip flop. The input terminal of 60 is connected to the clock terminal of the fourth D flip-flop 80.
제1배타논리합소자(90)의 입력단에는 제1 D플립플롭(50)의 출력값과 제3 D플립플롭(70)의 출력값이 접속된다. 제2배타논리합소자(100)의 입력단에는 제1 D플립플롭(50)의 출력값과 제3 D플립플롭(70)의 부출력값이 접속된다. 제3배타논리합소자(110)의 입력단에는 제1 D플립플롭(50)의 출력값과 제4 D플립플롭(80)의 출력값이 접속된다.An output value of the first D flip-flop 50 and an output value of the third D flip-flop 70 are connected to an input terminal of the first exclusive logic element 90. An output value of the first D flip-flop 50 and a negative output value of the third D flip-flop 70 are connected to an input terminal of the second exclusive logic element 100. An output value of the first D flip-flop 50 and an output value of the fourth D flip-flop 80 are connected to an input terminal of the third exclusive logic element 110.
제1부논리곱소자(120)의 입력단에는 제1배타논리합소자(90)의 출력값과 제3배타논리합소자(110)의 출력값이 접속된다. 제2부논리곱소자(130)의 입력단에는 제2배타논리합소자(100)의 출력값과 제3배타논리합소자(110)의 출력값이 접속된다.An output value of the first exclusive logic element 90 and an output value of the third exclusive logic element 110 are connected to an input terminal of the first negative logical element 120. An output value of the second exclusive logic element 100 and an output value of the third exclusive logic element 110 are connected to an input terminal of the second negative logic element 130.
제1부논리곱소자(120)의 출력값은 차아지 펌프(20)의 PU(Pump Up)단에, 제2부논리곱소자(130)의 출력값은 차아지 펌프(20)의 PD(Pump Down)단에 접속한다.The output value of the first negative logic element 120 is at the PU (Pump Up) stage of the charge pump 20, and the output value of the second negative logic element 130 is the PD (Pump Down) of the charge pump 20. Connect to the
다음은 제1도에 도시된 회로도의 동작을 제2도 및 제3도의 타이밍도와 결부시켜 설명하기로 한다.Next, the operation of the circuit diagram shown in FIG. 1 will be described in conjunction with the timing diagrams of FIGS. 2 and 3.
제2(a)도는 위상차 검출기(10)에 입력되는 이진 데이타(Binary Data)신호로서 일정한 주기를 갖지않는 랜덤(Random)한 형태이다. 제2(a)도의 이진 데이타입력신호는 제1 D플립플롭(50)에 의해 2분주된다. 즉, 제1 D플립플롭(50)의 부출력(/Q)이 하이레벨인 상태에서 제1 D플립플롭(50)에서 클럭단에 하이레벨신호가 들어오면 D플립플롭의 동작성질에 의해서 입력단(D)의 정보를 그대로 출력한다. 그리고 클럭단에 로우레벨신호가 들어오면 D플립플롭의 동작성질에 의해서 출력값은 변함없이 하이레벨신호를 내보낸다. 그러므로 이진 데이타입력신호의 한주기마다 하이레벨신호와 로우레벨신호를 반복하여 출력한다.FIG. 2 (a) is a binary data signal input to the phase difference detector 10 and has a random shape with no constant period. The binary data input signal of FIG. 2 (a) is divided by two by the first D flip-flop 50. That is, when the high level signal is inputted to the clock terminal of the first D flip-flop 50 while the negative output (/ Q) of the first D flip-flop 50 is at a high level, the input terminal is operated according to the operation quality of the D flip-flop. The information in (D) is output as it is. When the low level signal enters the clock stage, the output value does not change due to the D flip-flop operation. Therefore, the high level signal and the low level signal are repeatedly outputted every one period of the binary data input signal.
제2(b)도와 제3(b)도가 제1 D플립플롭(50)에 의해 2분주된 신호이다.2 (b) and 3 (b) are signals divided by two by the first D flip-flop 50.
전압제어발진기(40)의 출력신호는 제2(c)도와 제3(c')도 처럼 제1 D플립플롭(50)의 동작과 동일하게 제2 D플립플롭(60)에 의해 2분주된다. 제2(c)도는 위상이 뒤진 경우이고, 제3(c')도는 위상이 앞선 경우이다. 여기서, 위상이 뒤진 경우란 제2(b)도의 신호의 상승엣지(Rising Edge)와 비교하여 제2(c)도의 신호의 상승엣지가 뒤진경우를 말한다.The output signal of the voltage controlled oscillator 40 is divided by the second D flip-flop 60 in the same manner as the operation of the first D flip-flop 50 as shown in the second (c) and the third (c '). . FIG. 2 (c) is a case where the phase is out of phase, and FIG. 3 (c ') is a case where the phase is in advance. Here, the case in which the phase is out of phase means a case in which the rising edge of the signal in FIG. 2 (c) is behind the rising edge of the signal in FIG. 2 (b).
제2(b)도의 신호는 제3 D플립플롭(70)에 입력된다. 제3 D플립플롭(70)에서는 제2 D플립플롭(60)의 출력신호에 의해 클럭이 된다. 즉, 제3 D플립플롭(70)의 출력신호는 제2(b)도의 출력신호값이 변화된 시점은 제2(c)도의 다음 하강엣지의 시점에 나타난다. 제2(d)도의 신호가 제3 D플립플롭(70)의 출력신호이다.The signal of FIG. 2 (b) is input to the third D flip-flop 70. The third D flip-flop 70 is clocked by the output signal of the second D flip-flop 60. That is, when the output signal of the third D flip-flop 70 changes in the output signal of FIG. 2 (b), it appears at the time of the next falling edge of FIG. The signal of FIG. 2D is the output signal of the third D flip-flop 70.
마찬가지로 제4 D플립플롭(80)의 출력신호는 제2(e)도와 같다. 제1배타논리합소자(90)는 제1 D플립플롭(50)의 출력신호와 제3 D플립플롭(70)의 출력신호를 배타논리합시켜 제2(f)도와 같이 출력한다.Similarly, the output signal of the fourth D flip-flop 80 is the same as the second (e). The first exclusive logic element 90 exclusively combines the output signal of the first D flip-flop 50 and the output signal of the third D flip-flop 70 and outputs it as shown in FIG. 2 (f).
제2배타논리합소자(100)는 제1 D플립플롭(50)의 출력신호와 제3 D플립플롭(70)의 부출력신호룰 배타논리합시켜 제2(g)도와 같이 출력한다.The second exclusive logic element 100 exclusively combines the output signal of the first D flip-flop 50 and the negative output signal of the third D flip-flop 70 and outputs it as shown in FIG. 2 (g).
제3배타논리합소자(110)는 제1 D플립플롭(50)의 출력신호와 제4 D플립플롭(80)의 출력신호를 배타논리합시켜 제2(h)도와 같이 출력한다.The third exclusive logic element 110 exclusively sums the output signal of the first D flip-flop 50 and the output signal of the fourth D flip-flop 80 and outputs it as shown in FIG. 2 (h).
제1부논리곱소자(120)는 제1배타논리합소자(90)의 출력신호와 제3배타논리합소자(110)의 출력신호를 부논리곱시켜 제2(i)도와 같이 출력한다.The first negative logic element 120 negatively multiplies the output signal of the first exclusive logic element 90 and the output signal of the third exclusive logic element 110 by outputting it as shown in FIG. 2 (i).
제1부논리곱소자(130)는 제2배타논리합소자(100)의 출력신호와 제3배타논리합소자(110)의 출력신호를 부논리곱시켜 제2(j)도와 같이 출력한다.The first negative logic element 130 negatively multiplies the output signal of the second exclusive logic element 100 with the output signal of the third exclusive logic element 110 and outputs it as shown in FIG. 2 (j).
제2(i)도의 신호와 제2(j)도의 신호와 비교해 보면 제2(j)도의 신호는 항상 하이레벨이고, 제2(i)도는 위상이 틀어진 만큼의 기간동안 로우레벨로 출력한다. 즉, 적게 틀어지면 폭이 짧아지고, 많이 틀어지면 폭이 커진다. 이것은 차아지 펌프(20)와 증폭기(30)를 거쳐 전압제어발진기(40)에 입력되는 전압이 증가하는 방향으로 가게 된다.Compared with the signal of FIG. 2 (i) and the signal of FIG. 2 (j), the signal of FIG. 2 (j) is always at a high level, and the signal of FIG. 2 (i) is output at a low level for a period in which the phase is out of phase. In other words, the smaller the width, the shorter the width, and the larger the width, the larger. This goes in the direction of increasing the voltage input to the voltage controlled oscillator 40 via the charge pump 20 and the amplifier 30.
마찬가지로, 위상이 앞선 경우는 최종 위상차 검출기(10)의 출력은 제3(i')도와 제3(j')도와 같이 출력한다. 위상이 조금 앞서게 되면 제3(i')도의 신호의 폭이 제3(j')도의 신호의 폭보다 조금 적게 되고, 위상이 많이 앞서게 되면 제3(i')도의 신호의 폭이제3(j')도의 신호의 폭보다 점점 적어지게 된다.Similarly, when the phase is advanced, the output of the final phase difference detector 10 is output as shown in the third (i ') and third (j') diagrams. If the phase is slightly advanced, the width of the signal of the third (i ') degree is slightly smaller than the width of the signal of the third (j') degree, and if the phase is much advanced, the width of the signal of the third (i ') degree is third (j). It becomes smaller than the width of the signal of ') degrees.
그리고 차아지 펌프(20)에서는 PD단자에 로우레벨이 입력되면 차아지 업(Charge Up)해서 출력전압을 내리고 전압제어발진기(40)의 주파수를 내리는 방향으로 동작한다. 이때 PU단자에는 하이레벨이 입력되므로 차아지 업 동작과의 영향을 주지 않는다.In the charge pump 20, when a low level is input to the PD terminal, the charge pump 20 charges up to lower the output voltage and operates in the direction of lowering the frequency of the voltage controlled oscillator 40. At this time, since the high level is input to the PU terminal, it does not affect the charge-up operation.
그러므로 제3(i')도의 신호는 전압제어발진기(40)의 입력전압을 증가하는 방향으로 가지만, 제3(j')도의 로우레벨신호는 전압제어발진기(40)의 입력전압을 감소하는 방향으로 간다. 항상 위상이 앞서면 제3(j')도의 로우레벨 기간이 제3(i')도의 신호보다 길기 때문에 전압제어발진기(40)의 입력전압을 감소하는 방향으로 간다. 결국 위상이 동기(Lock)되는 방향으로 가고, 완전히 동기되면 제3(i')도와 제3(j')도의 신호레벨은 하이레벨이 된다.Therefore, while the signal in FIG. 3 (i ') is in the direction of increasing the input voltage of the voltage controlled oscillator 40, the low level signal in FIG. 3 (j') is in the direction of decreasing the input voltage of the voltage controlled oscillator 40. Go to If the phase is always ahead, the low level period of the third (j ') degree is longer than the signal of the third (i') degree, and thus goes in the direction of decreasing the input voltage of the voltage controlled oscillator 40. As a result, the phase goes in the locked direction, and when completely synchronized, the signal levels of the third (i ') and third (j') degrees become high levels.
상술한 바와 같이 본 발명의 위상차 검출기는 일반적인 주기를 가지는 기준신호가 입력될 때 뿐만 아니라 비주기성을 갖는 기준신호가 입력될 때 유용하게 위상동기신호를 얻을 수 있는 효과가 있다.As described above, the phase difference detector of the present invention has an effect of obtaining a phase synchronization signal usefully when a reference signal having a general period is input as well as when a reference signal having an aperiodic period is input.
Claims (3)
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| KR1019930003032A KR0145006B1 (en) | 1993-02-27 | 1993-02-27 | Phase detector |
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| KR940020380A KR940020380A (en) | 1994-09-16 |
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Family Applications (1)
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| KR1019930003032A KR0145006B1 (en) | 1993-02-27 | 1993-02-27 | Phase detector |
Country Status (1)
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-
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- 1993-02-27 KR KR1019930003032A patent/KR0145006B1/en not_active IP Right Cessation
Also Published As
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