JPS6269775A - 同期安定化回路 - Google Patents
同期安定化回路Info
- Publication number
- JPS6269775A JPS6269775A JP60209234A JP20923485A JPS6269775A JP S6269775 A JPS6269775 A JP S6269775A JP 60209234 A JP60209234 A JP 60209234A JP 20923485 A JP20923485 A JP 20923485A JP S6269775 A JPS6269775 A JP S6269775A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- synchronization
- output
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Synchronizing For Television (AREA)
- Controls And Circuits For Display Device (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＣＲＴディスプレー等に用いられる制御用パ
ルスの同期安定化回路に関するものである０ 従来の技術 ＣＲＴディスプレイにおいては、信号の制御及び信号処
理を全て水平同期信号ＨＤと同期させることによって始
めてディスプレーに正常な表示をすることが可能である
。
ルスの同期安定化回路に関するものである０ 従来の技術 ＣＲＴディスプレイにおいては、信号の制御及び信号処
理を全て水平同期信号ＨＤと同期させることによって始
めてディスプレーに正常な表示をすることが可能である
。
そこで、従来には、このディスプレーを駆動するための
各種信号パルス全発生させるため基本クロック（例えば
、テレビジョン信号のクロマ信号のサブキャリアの２倍
の７．１ｅｋ＆）ｋカウンターで分周し、さらに希望す
るパルスケデコーダを用いて得るようにしている。そし
て、このパルスと水平同期信号との同期ケとるために、
カウンターをこの水平同期信号でリセットするようにし
ている。
各種信号パルス全発生させるため基本クロック（例えば
、テレビジョン信号のクロマ信号のサブキャリアの２倍
の７．１ｅｋ＆）ｋカウンターで分周し、さらに希望す
るパルスケデコーダを用いて得るようにしている。そし
て、このパルスと水平同期信号との同期ケとるために、
カウンターをこの水平同期信号でリセットするようにし
ている。
その具体回路は第３図に示すように、入力端子１に加わ
るクロックが入力３に加えられてこれケ分周する９ビツ
トカウンター２と、その出力全デコードし希望する信号
を得るデコーダ６とから成る。水平同期信号（以下、Ｈ
Ｄ信号）と同期をとるための信号として、カウンターが
クロックヲ４４８カウント数えた時に１クロツクパルス
７をデコーダ６から発生させ、その出カフ１ＴＫフリッ
プフロップ８に加えて記憶させる。次のクロックがフリ
ップ７０ツブ８のＣ端子に加えられるとその出力Ｑが高
レベルとなる。その後、入力端子１３に正常な水平同期
信号ＨＤが加えられておれば、カウンター２が”４６６
”を数えた時に次のＨＤ信号が現われ、ＯＲゲート１ｏ
とＪＫフリップフロｙプ８のＱ出力が高レベルであるの
でＮＡＮＤ ゲート１１を通り、リセット信号となる。
るクロックが入力３に加えられてこれケ分周する９ビツ
トカウンター２と、その出力全デコードし希望する信号
を得るデコーダ６とから成る。水平同期信号（以下、Ｈ
Ｄ信号）と同期をとるための信号として、カウンターが
クロックヲ４４８カウント数えた時に１クロツクパルス
７をデコーダ６から発生させ、その出カフ１ＴＫフリッ
プフロップ８に加えて記憶させる。次のクロックがフリ
ップ７０ツブ８のＣ端子に加えられるとその出力Ｑが高
レベルとなる。その後、入力端子１３に正常な水平同期
信号ＨＤが加えられておれば、カウンター２が”４６６
”を数えた時に次のＨＤ信号が現われ、ＯＲゲート１ｏ
とＪＫフリップフロｙプ８のＱ出力が高レベルであるの
でＮＡＮＤ ゲート１１を通り、リセット信号となる。
その出力は９ビツトカウンター２のリセット端子に加わ
り、カウンター２を再度″１”からスタートさせるよう
にリセットする。又、インバータ１４を介してＪＫフリ
ップフロップ８０に端子にも加わり、その出力Ｑを低レ
ベルにし、ＮＡＮＤ １１ｉ閉じて、次の４４８力ウン
ト終了時まではりセット動作が行なわれないようにする
。その結果、入力端子１３から入力されるノイズには強
くなる。このような正常時のＨＤ信号と処理パルスのタ
イミングケ示したのが第４図のｌである。
り、カウンター２を再度″１”からスタートさせるよう
にリセットする。又、インバータ１４を介してＪＫフリ
ップフロップ８０に端子にも加わり、その出力Ｑを低レ
ベルにし、ＮＡＮＤ １１ｉ閉じて、次の４４８力ウン
ト終了時まではりセット動作が行なわれないようにする
。その結果、入力端子１３から入力されるノイズには強
くなる。このような正常時のＨＤ信号と処理パルスのタ
イミングケ示したのが第４図のｌである。
ところが、ＶＴＲ等でテープの歪やジッター等によりＨ
Ｄ信号の周期が長くなったり短くなったりすると、カウ
ンター２の分周による周期の間にずれが生じて周期がと
れなくなる。
Ｄ信号の周期が長くなったり短くなったりすると、カウ
ンター２の分周による周期の間にずれが生じて周期がと
れなくなる。
ここで、第４図Ｈの様に、ＨＤ信号が正常よりも２ｏク
ロック分遅れるものとすると、その時は、正規の４５６
カウントより８カウント多い４６３カウント目にリセッ
トが働く様にするとよい。その回路は、第３図の如く、
デコーダ５から４６３カウント目のパルス１６を出力し
、それとＨＤ信号とをＯＲゲート１０に加えて、ＮＡＮ
Ｄ ゲート１１からカウンター２のリセットパルスを作
るようにする。その結果、第４図Ｈのように、ＨＤ信号
と各パルスの関係は、スタートパルスＳとＨＤ信号のず
れが１２クロツク分になるが、次のＨＤ信号が正常に入
力されればそのずれは４クロック分と小さくなり、次の
ＨＤ信号では同期がとれるようになる。
ロック分遅れるものとすると、その時は、正規の４５６
カウントより８カウント多い４６３カウント目にリセッ
トが働く様にするとよい。その回路は、第３図の如く、
デコーダ５から４６３カウント目のパルス１６を出力し
、それとＨＤ信号とをＯＲゲート１０に加えて、ＮＡＮ
Ｄ ゲート１１からカウンター２のリセットパルスを作
るようにする。その結果、第４図Ｈのように、ＨＤ信号
と各パルスの関係は、スタートパルスＳとＨＤ信号のず
れが１２クロツク分になるが、次のＨＤ信号が正常に入
力されればそのずれは４クロック分と小さくなり、次の
ＨＤ信号では同期がとれるようになる。
一方、ＨＤ信号が進んだ時は、第４図■の如くなる。
ＨＤ （：号が４ｏクロック分進んだ時には各パルスが
自動的に発生されてその期間は４８クロツクとなる。し
かし、次のＨＤ信号ではその差が６６クロツク分と広が
る。すなわち、ＨＤ信号毎に８クロック分ずつ離れるこ
とになる。その結果、１度同期がはずれると次に同期ロ
ックがかかるためには５４Ｈ期間（４５５−２８）÷８
″：６４）もの開時たなければならないことになる。こ
こで２８クロツク分はＨＤ信号の巾である。この期間中
、ディスプレイは水平同期の流れた画面となるという問
題点を有していた。
ＨＤ （：号が４ｏクロック分進んだ時には各パルスが
自動的に発生されてその期間は４８クロツクとなる。し
かし、次のＨＤ信号ではその差が６６クロツク分と広が
る。すなわち、ＨＤ信号毎に８クロック分ずつ離れるこ
とになる。その結果、１度同期がはずれると次に同期ロ
ックがかかるためには５４Ｈ期間（４５５−２８）÷８
″：６４）もの開時たなければならないことになる。こ
こで２８クロツク分はＨＤ信号の巾である。この期間中
、ディスプレイは水平同期の流れた画面となるという問
題点を有していた。
発明が解決しようとする問題点
本発明は、上記問題点に鑑み、１度同期外れが発生する
と再び同期しにくいという欠点を改善して、水平同期が
かかりやすく、安定した同期回路を提供することを目的
とするものである。
と再び同期しにくいという欠点を改善して、水平同期が
かかりやすく、安定した同期回路を提供することを目的
とするものである。
問題点を解決するための手段
上記問題点を解決するために、本発明の同期安定化回路
では、クロックを分周するカウンターとそのカウンター
の出力をデコードするデコーダから同期させるべき信号
期間の一部が反転しているパルス全発生させ、そのパル
スと同期信号との論理積を取りかつフリップフロップを
記憶し、同期信号が正常な位置にない時に発生するデコ
ーダの出力パルスと同期信号と上記記憶出力との論理和
を作成し、その出力と同期信号前に発生されるパルスと
の論理積出力でカウンターをリセットするようにした回
路構成を備えたものである。
では、クロックを分周するカウンターとそのカウンター
の出力をデコードするデコーダから同期させるべき信号
期間の一部が反転しているパルス全発生させ、そのパル
スと同期信号との論理積を取りかつフリップフロップを
記憶し、同期信号が正常な位置にない時に発生するデコ
ーダの出力パルスと同期信号と上記記憶出力との論理和
を作成し、その出力と同期信号前に発生されるパルスと
の論理積出力でカウンターをリセットするようにした回
路構成を備えたものである。
作 用
本発明は、上記した構成によって、フリップ７０ツブに
より同期信号の遅れと進みを判定し、それに応じてカウ
ンターのリセットタイミングをコントロールすることに
より、いずれの場合にもカウンターを同期信号に同期さ
せるようにリセットすることができ、同期動作を安定化
することができるものである。
より同期信号の遅れと進みを判定し、それに応じてカウ
ンターのリセットタイミングをコントロールすることに
より、いずれの場合にもカウンターを同期信号に同期さ
せるようにリセットすることができ、同期動作を安定化
することができるものである。
実施例
以下、本発明の一実施例について、第１図、第２図を参
照して１説明する。
照して１説明する。
第１図の１は７．１６λ＆ （２ｆＢｃ ）のクロック
の入力端子であり、そのクロックを９ビツトの分周用カ
ウンター２で分周し、その分周出力４をデコーダ６でデ
コードして各種同期パルス６を得る。その出力パルス７
を用いてＴ−Ｋ フリップフロップ８．９を制御し、入
力の水平同期信号１３に応じてリセットパルスをコント
ロールするようにしている。
の入力端子であり、そのクロックを９ビツトの分周用カ
ウンター２で分周し、その分周出力４をデコーダ６でデ
コードして各種同期パルス６を得る。その出力パルス７
を用いてＴ−Ｋ フリップフロップ８．９を制御し、入
力の水平同期信号１３に応じてリセットパルスをコント
ロールするようにしている。
この実施例においては、従来の回路に比して、デコーダ
６からカウンター２における３ｎカウント（ｎ：整数）
毎の３ｎパルス１６？！−発生させ、それと水平同期信
号ＨＤとの論理積１ＡＮＤゲート１２でとりその出力ｉ
１−にフリップフロップ（以下、ＪＫ−Ｆ−Ｆ と呼
ぶ）９の■端子に入力して記憶させる。そのＪＫ−Ｆ−
Ｆ９のＱ出力とＨＤ信号及び４６３カウント目パルス１
６との論理和をＯＲゲート１Ｑでとり、更に、４４８カ
ウント目のパルス１５ ’ｉ ＴＫ−Ｆ−Ｆ ９の工端
子に加え、その出力とＯＲゲート１０の出力と′ｋＮＡ
ＮＤゲート１１に入力し、その結果をカウンター２のリ
セットパルスとしている。
６からカウンター２における３ｎカウント（ｎ：整数）
毎の３ｎパルス１６？！−発生させ、それと水平同期信
号ＨＤとの論理積１ＡＮＤゲート１２でとりその出力ｉ
１−にフリップフロップ（以下、ＪＫ−Ｆ−Ｆ と呼
ぶ）９の■端子に入力して記憶させる。そのＪＫ−Ｆ−
Ｆ９のＱ出力とＨＤ信号及び４６３カウント目パルス１
６との論理和をＯＲゲート１Ｑでとり、更に、４４８カ
ウント目のパルス１５ ’ｉ ＴＫ−Ｆ−Ｆ ９の工端
子に加え、その出力とＯＲゲート１０の出力と′ｋＮＡ
ＮＤゲート１１に入力し、その結果をカウンター２のリ
セットパルスとしている。
その動作はＨＤ信号が正常なとき及び遅れていあり、第
２図ｔ＋’ｌ用いて詳細に説明する。
２図ｔ＋’ｌ用いて詳細に説明する。
まず、カウンター２の出力からデコーダ６により水平周
期の約１／２位の経過時に３ｎパルス（カウントスター
ト時は低レベルで３ｎカウント目（約２２８カウント）
で高しベノトとなるパルス）１５を発生させる。その３
ｎパルス１６とＨＤ信号の論理積をＡＮＤゲート１２で
とり、その出力２１に−ＦＦ９のＩ端子に入力する。そ
の出力は３ｎパルス１５が高レベルになっていてＨＤ信
号が進みの位相にあるときにのみ高レベルとなり、位相
進みの判定が可能となる。このＴＫ−ＦＦ ９のＱ出
力はＯＲゲート１０を通り、カウンター２が４４８カウ
ントするとＴＫ−ＦＦ ｓからパルスが出力されるか
ら、ＮＡＮＤ ゲート１１の出力として４４８カウント
目にリセットパルスが出力される。そこで、このリセッ
トパルスによりカウンター２及びＴＫ−ＦＦの８．９の
り七ノトヲ行なうと、タイミングでは第２図Ｈの様にな
る。
期の約１／２位の経過時に３ｎパルス（カウントスター
ト時は低レベルで３ｎカウント目（約２２８カウント）
で高しベノトとなるパルス）１５を発生させる。その３
ｎパルス１６とＨＤ信号の論理積をＡＮＤゲート１２で
とり、その出力２１に−ＦＦ９のＩ端子に入力する。そ
の出力は３ｎパルス１５が高レベルになっていてＨＤ信
号が進みの位相にあるときにのみ高レベルとなり、位相
進みの判定が可能となる。このＴＫ−ＦＦ ９のＱ出
力はＯＲゲート１０を通り、カウンター２が４４８カウ
ントするとＴＫ−ＦＦ ｓからパルスが出力されるか
ら、ＮＡＮＤ ゲート１１の出力として４４８カウント
目にリセットパルスが出力される。そこで、このリセッ
トパルスによりカウンター２及びＴＫ−ＦＦの８．９の
り七ノトヲ行なうと、タイミングでは第２図Ｈの様にな
る。
すなわち、ＨＤ信号の進みがカウンター２よりも４０ク
ロツクであるとすると、ＨＤ信号の立上りから４４８カ
ウント目までは３１クロツク分の進みとなり、上記より
４４８カウント目でリセットが働くと次のＨＤ信号が正
常なタイミングであるとすると、又進み検出により４４
８カウント目でリセットが働く。すると、ＨＤ信号との
進みは２４クロツク分と少くなり７クロツク分ずつ正規
の状態に近づく。すなわち、６フイールド目（（３１÷
７＝４・・・３）には同期がとれることになる。
ロツクであるとすると、ＨＤ信号の立上りから４４８カ
ウント目までは３１クロツク分の進みとなり、上記より
４４８カウント目でリセットが働くと次のＨＤ信号が正
常なタイミングであるとすると、又進み検出により４４
８カウント目でリセットが働く。すると、ＨＤ信号との
進みは２４クロツク分と少くなり７クロツク分ずつ正規
の状態に近づく。すなわち、６フイールド目（（３１÷
７＝４・・・３）には同期がとれることになる。
発明の効果
以上の様に、本発明によれば水平同期信号とりセノトハ
ルスとの同期を水平同期信号の位相の進みと遅れを検出
することによりそれに応じて行うようにしているので、
同期を安定にかつ早くかけることができる。
ルスとの同期を水平同期信号の位相の進みと遅れを検出
することによりそれに応じて行うようにしているので、
同期を安定にかつ早くかけることができる。
第１図は本発明の一実施例における同期安定化回路の回
路図、第２図はそのタイミング図、第３図は従来例の同
期回路の回路図、第４図はそのタイミング図である。 ２・・・・・カウンター、６・・・・・デコーダ、８，
９・・・・・・ＪＫフリップフロップ、１０・・・・・
・ＯＲゲート、１１、＝−ＮＡＮＤ ゲート、１２・
・・・・・ＡＮＤゲート、１４・・・・・・インバータ
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ａＳ
１ 図 第３図 ？
路図、第２図はそのタイミング図、第３図は従来例の同
期回路の回路図、第４図はそのタイミング図である。 ２・・・・・カウンター、６・・・・・デコーダ、８，
９・・・・・・ＪＫフリップフロップ、１０・・・・・
・ＯＲゲート、１１、＝−ＮＡＮＤ ゲート、１２・
・・・・・ＡＮＤゲート、１４・・・・・・インバータ
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ａＳ
１ 図 第３図 ？
Claims (1)
- クロックを分周するカウンターとそのカウンターの出力
をデコードするデコーダとにより同期させるべき信号期
間の一部が反転しているパルスを発生させ、その出力パ
ルスと同期信号との論理積をとりかつフリップフロップ
で記憶し、上記同期信号が正常な位置にない時に発生さ
れる上記デコーダの出力パルスと同期信号と上記記憶出
力との論理和出力を作成し、その出力と同期信号より前
に発生されるパルスとの論理積出力を作成し、その出力
で上記カウンターをリセットするようにしたことを特徴
とする同期安定化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209234A JPS6269775A (ja) | 1985-09-20 | 1985-09-20 | 同期安定化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209234A JPS6269775A (ja) | 1985-09-20 | 1985-09-20 | 同期安定化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269775A true JPS6269775A (ja) | 1987-03-31 |
| JPH0523669B2 JPH0523669B2 (ja) | 1993-04-05 |
Family
ID=16569575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209234A Granted JPS6269775A (ja) | 1985-09-20 | 1985-09-20 | 同期安定化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269775A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01252070A (ja) * | 1988-03-31 | 1989-10-06 | Rohm Co Ltd | テレビジョン用タイミング信号の形成方法 |
-
1985
- 1985-09-20 JP JP60209234A patent/JPS6269775A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01252070A (ja) * | 1988-03-31 | 1989-10-06 | Rohm Co Ltd | テレビジョン用タイミング信号の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0523669B2 (ja) | 1993-04-05 |
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