JP3026502B2

JP3026502B2 - パルス発生回路

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Publication number: JP3026502B2
Application number: JP02023979A
Authority: JP
Inventors: 光雲河野
Original assignee: トウシバビデオプロダクツプライベートリミテッド
Priority date: 1990-02-02
Filing date: 1990-02-02
Publication date: 2000-03-27
Anticipated expiration: 2015-03-27
Also published as: JPH03229575A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、例えばVTR等のビデオ信号処理において複
合同期信号から各種のパルスを発生するパルス発生回路
に関し、特に複合同期信号のノイズ除去に適したパルス
発生回路に関する。

（従来の技術）近年、表示画面上（親画面）上に別の画面（子画面）
を挿入可能にした２画面テレビジョン受像機が普及して
きている。親画面に子画面を挿入表示する小画面回路
は、ビデオ信号を圧縮し、親画面と子画面との同期をと
って再生を行っている。この小画面の水平同期及び垂直
同期には、複合同期信号からAFCの基準となるパルスを
作成し使用することがある。さらに、複合同期信号から
バーストゲート（BG）パルスを作成し使用することがあ
る。

また、映像信号以外の画像を表示画面上に表示する場
合には、オンスクリーン表示回路が採用され、このオン
スクリーン表示回路においても、複合同期信号からAFC
の基準となるパルスとBGパルスを作成し使用することが
ある。

このようなパルス発生回路はまず複合同期信号から等
価パルスの除去を行う。次にこの前縁を基準として、こ
れにより所定時間を持つBGパルスやAFCの基準となるパ
ルスを出力する。このパルス発生回路は最近デジタル化
されており、その一例を第５図に示して説明する。

第５図において、従来のパルス発生回路はリセット
（Ｒ）入力付きＤフリップフロップ１とRSフリップフロ
ップ２を直列接続して構成される。Ｄフリップフロップ
１は、クロック端子CKに複合同期信号を供給し、出力端
子Ｑを遅延回路３を介して同Ｄフリップフロップ１のリ
セット端子Ｒに接続するとともにRSフリップフロップ２
のセット端子Ｓに接続する。一方カウンター４は、クロ
ック端子CKに約5MHzのクロック信号を供給し、リセット
端子Ｒは上記Ｄフリップフロップ１の出力端子Ｑに接続
し、クロック信号をカウントして第１の出力端子4aから
BGパルスを出力する。等価パルス除去用のマスクパルス
を出力する第２の出力端子4cはＤフリップフロップ１の
Ｄ端子に接続され、AFC基準パルスのパルス幅決定用の
リセット出力を出力する第３の出力端子4bはRSフリップ
フロップ２のリセット端子Ｒに接続する。これにより、
RSフリップフロップ２の出力端子ＱからAFC基準パルス
を出力する。

第６図は第５図のパルス発生回路の動作を示すタイミ
ングチャートを示し、（ａ）は複合同期信号ａ（この場
合等価パルスを含んだ水平同期信号を示している）、
（ｂ）はＤフリップフロップ１の出力端子Ｑからのリセ
ットパルスｂ、（ｃ）はカウンター４の第２の出力端子
4cからのマスクパルスｃ、（ｄ）は第１の出力端子4aか
らのBGパルスｄ、（ｅ）はRSフリップフロップ２の出力
端子ＱからのAFC基準パルスｅである。

Ｄフリップフロップ１のＤ端子に入力するマスクパル
スｃが、第６図（ｃ）に示すように、“H"になっている
とする。ここで複合同期信号ａが、第６図（ａ）に示す
ように、立上がると、リセットパルスｂは遅延回路３を
介してＤフリップフロップ１自身をリセットするため、
この出力ｂは、第６図（ｂ）に示すように、細いパルス
となり、カウンター４のリセットを行う。このときRSフ
リップフロップ２はセットされる。この時点では、カウ
ンター４のマスクパルスｃは“L"（第６図（ｃ）参
照）,BGパルスｄは“L"（第６図（ｄ）参照）,RSフリッ
プフロップ２用のリセットパルスも“L"である。これよ
りクロックをカウントしていき、複合同期信号ａの立上
がりよりもT_B遅れて出力信号4aがBGパルスを出力し（第
６図（ｄ）参照）、約1/2H（1Hは水平走査期間）でRSフ
リップフロップ２用のリセットパルスが出力され、これ
により、第６図（ｅ）に示すように、AFC基準パルスｅ
は、複合同期信号ａの立上りから1/2H期間“H"となる。
さらに、第６図（ｃ）に示すように、約3/4H後にマスク
パルスが“H"になる。この約3/4H間は複合同期信号ａが
立上ってもＤ入力が“L"であるからＤフリップフロップ
１から出力されるリセットパルスｂは、“L"の状態に保
たれ、1/2Hに位置する等価パルス（第６図（ａ）参照）
の影響を受けない。

次に1H後に複合同期信号ａが立上ると再びカウンター
４はリセットされ、同様に、1H周期の各パルスが出力さ
れる。

カウンター４の出力はクロックに同期しているため、
BGパルスはクロック分のジッタを持つ。一方、AFC基準
パルスは、その立上りを使用するが、これはシンク前縁
に同期したものでクロックによるジッタを含んでいな
い。

しかし、マスク期間後に、第６図（ａ）に示すよう
に、ノイズが入力されるとこれによってカウンター４が
リセットされてしまい、それと共に破線に示すようにBG
パルス及びAFC基準パルスが発生し、これらのパルスが
乱されてしまう。これは例えばVTRの特殊再生時等には
よく生じる現象である。

（発明が解決しようとする課題）前記した従来のパルス発生回路では、複合同期信号の
ノイズによって、各種出力パルスの前縁が乱されてしま
う。

そこで本発明は、前記の問題点を除去し、複合同期信
号のノイズに影響されることなく、安定な各種パルスを
出力することができるパルス発生回路の提供を目的とす
る。

［発明の構成］（課題を解決するための手段）本発明は、複合同期信号を入力し、その複合同期信号
のパルス前縁でクロック信号をアップカウントし、所定
時間カウントすると出力信号がハイレベルになり、また
複合同期信号のパルス後縁でクロック信号をダウンカウ
ントし、所定期間カウントすると出力信号がローレベル
になり、前縁，後縁がカウント期間だけ遅延したパルス
を出力する第１のカウンターと、この第１のカウンター
からのパルスが入力され、該パルスにおけるシンク部分
以外のパルスをマスクし、シンク部分の前縁に同期した
パルスを出力する第１のパルス発生回路と、この第１の
パルス発生回路からのパルスによってリセットされ、前
記クロック信号を所定の第１の期間及び第２の期間カウ
ントしたときそれぞれハイレベルになるリセット用パル
ス及び前記第１のパルス発生回路のマスク期間を決定す
るためのマスク用パルスを発生する第２のカウンター
と、前記第１のパルス発生回路からの出力パルスの前縁
に同期してハイレベルになり、前記第２のカウンターか
らのリセット用パルスの前縁に同期してローレベルにな
るパルスを発生する第２のパルス発生回路と、前記第１
のカウンターからの出力信号を反転した信号と入力され
る前記複合同期信号との論理積を取るアンド回路と、前
記第２のパルス発生回路の出力信号と前記アンド回路の
出力信号との論理和を取るオア回路とを具備したことを
特徴とする。

（作用）この様な構成によれば、第１のカウンターは、正常な
複合同期信号（等価パルスを含む）のパルスが入力され
ると、前縁，後縁がそれぞれ所定のカウント期間だけ遅
延したパルスを出力する。これにより、第１のパルス発
生回路は、第１のカウンターからのパルスのシンク部分
の前縁に同期したパルスを出力する。上記第１のパルス
発生回路は、第１のカウンターからのパルスにおけるシ
ンク部分以外のパルスをマスクするので、等価パルスに
よる影響が除かれたパルスを発生する。この第１のパル
ス発生回路からのパルスの入力によって、第２のパルス
発生回路は、上記第１のパルス発生回路からのパルスの
前縁に同期してハイレベルになり、第２のカウンター
は、カウントを開始し、リセット用パルスと、マスク用
パルスを発生する。結果として、第２のパルス発生回路
は、上記第１のパルス発生回路からのパルス前縁に同期
してハイレベルになり、上記第２のカウンターからのリ
セット用パルスの前縁に同期してローレベルになるパル
スを発生する。これにより、アンド回路からは前縁が複
合同期信号のパルスに同期し、後縁が第１のパルス発生
回路からのパルスの前縁に同期したパルスを出力する。
そして、オア回路から、上記複合同期信号の立上りに同
期してハイレベルになる目的のパルス（即ち、AFC基準
パルス）を出力する。

一方、上記複合同期信号にノイズが混入した場合は、
第１のカウンターは、ノイズの立上りでアップカウント
するが、ノイズのパルス幅は狭く直ぐ立下がるので、ア
ップカウントは途中で停止し、ノイズパルスを出力する
ことはない。即ち、第１のカウンターからは同期入力信
号の前縁，後縁をそれぞれ所定期間遅延したパルスが出
力されると共に、その出力パルスからノイズパルスが除
かれている。従って、第１のカウンターの出力パルスに
基づいて生成される各種パルス（例えばリセット用パル
ス）はノイズの影響を受けることなく、従来のようにパ
ルスのタイミングが乱れることがなくなり、オア回路か
ら出力される目的のパルス（AFC基準パルス）タイミン
グが乱されるような影響を受けることがなくなる。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第１図は本発明に係るパルス発生回路の一実施例を示
す回路図である。第５図の従来例と同様の構成要素には
同一の符号を付して説明する。

第１図において、パルス発生回路がS,R入力付きＤフ
リップフロップ１とRSフリップフロップ２を直列接続し
て構成されることは、第５図と同様である。本発明で
は、第５図の回路にアップダウンカウンター11,アンド
回路15,オア回路16を設け、カウンター４の代りに、各
出力パルスの出力を早くするように設定したカウンター
14を設けている。アップダウンカウンター11は、U/D端
子に複合同期信号を供給し、クロック端子CKに約5MHzの
クロック信号を供給し、出力端子11aにＤフリップフロ
ップ１のクロック端子CKを接続する。このＤフリップフ
ロップ１は、出力端子Ｑを遅延回路３を介して同Ｄフリ
ップフロップ１のリセット端子Ｒに接続するとともにRS
フリップフロップ２のセット端子Ｓに接続する。一方カ
ウンター14は、クロック端子CKに約5MHzのクロック信号
を供給し、リセット端子Ｒは上記Ｄフリップフロップ１
の出力端子Ｑに接続している。このカウンター14は、第
５図のカウンター４と同形式であるが、リセット端子Ｒ
から入力するリセットパルスの立上がりから出力端子14
a,14b,14cからの出力される各種パルスの立上がりまで
の期間をT_Sだけ早くしてある。カウンター14は、クロッ
ク信号をカウントして第１の出力端子14aからBGパルス
を出力する。また、カウンター14のマスクパルスを出力
する第２の出力端子14cは、Ｄフリップフロップ１のＤ
端子に接続され、リセット出力を出力する第３の出力端
子14bはRSフリップフロップ２のリセット端子Ｒに接続
する。

一方、複合同期信号と、アップダウンカウンター11の
出力端子11aからの信号をインバータで反転した信号と
をアンド回路15に入力する。アンド回路15の出力はオア
回路16の一方の入力端に入力する。さらにRSフリップフ
ロップ２の出力端子Ｑからの出力をオア回路16の他方の
入力端に入力する。これによって、オア回路16はAFC基
準パルスを出力する。

第２図は第１図のパルス発生回路の動作を示すタイミ
ングチャートであり、（a₁）は複合同期信号（等価パル
スを含む水平同期信号）a₁、（a₂）はアップダウンカウ
ンター11の出力a₂、（ｂ）はＤフリップフロップ１の出
力端子Ｑからのリセットパルスｂ、（ｃ）はカウンター
14の出力端子4cからのマスクパルスｃ、（ｄ）はカウン
ター14のし出力端子14aからのBGパルスｄ、（ｆ）はア
ンド回路15からのシンク前縁信号ｆ、（e₁）はRSフリッ
プフロップの出力e₁、（e₂）はAFC基準パルスe₂であ
る。

第２図において、第２図（a₁）に示す複合同期信号a₁
はアップダウンカウンター11に入力され、これが“H"の
間アップカウントされてT_S後に出力a₂を“H"とし、入力
a₁が“L"になるとダウンカウントされるが、出力a₂は一
回目のダウンカウントと同時に“L"になる。このカウン
ター11の出力a₂が従来の複合同期信号の代わりとなる。
これにより、カウンター11の出力端子11aの出力は、第
２図（a₂）に示すように、シンク前縁よりT_S後に立上
る。これにより、Ｄフリップフロップ１の出力端子Ｑか
らは、シンク前縁よりT_S後に細いパルス（第２図（ｂ）
参照）が出力される。従って、シンク前縁よりT_S後にカ
ウンター14がリセットされる。ここで、カウンター14が
リセットされてからBGパルスが立上がるまでの期間をT
_B1とすると、T_B1＋T_S＝T_Bとなるように設定しておけ
ば、出力端子14aから従来の正常な場合と同様のBGパル
スが出力される。一方、カウンター14の出力端子14cか
らのマスクパルスｃは、第２図（Ｃ）に示すように、シ
ンク前縁よりT_S後に立下がり、この立下がりから3/4Hの
期間“L"となる。RSフリップフロップ２の出力端子Ｑか
らの出力e₁は、第２図（e₁）に示すように、シンク前縁
よりT_S後に立上り、シンク前縁より約1/2H後に立下が
る。そして、複合同期信号a₁とカウンター11の反転出力
の論理積ｆは、第２図（ｆ）に示すように、シンク前縁
部のみ“H"出力となり、これとRSフリップフロップ２の
出力e₁との論理和e₂が、第２図（e₂）に示すように、従
来の正常な場合と同様のAFC基準パルスとなる。

次に、同期入力a₁にノイズが混入されたとする。ノイ
ズパルスの幅は狭くT_S以下であればカウンター11からの
出力が“H"になる前にアップカウントからダウンカウン
トに移るので、このノイズは無視されることになる。こ
のため、このノイズはBGパルスｄ、RSフリップフロップ
の出力e₁に影響を与えないので、AFC基準パルスe₂に影
響を与えることがなく、従来のようにパルスのタイミン
グが乱れることがない。

なお、ノイズ除去性を高めるためにはアップカウント
に比べてダウンカウントを速く進めればよい。また、カ
ウンター11の出力a₂には、等価パルスにより形成された
パルスを出力するが、マスクパルスｃのマスク期間に入
るため、Ｄフリップフロップ１の出力（リセットパルス
ｂ）に影響を与えない。

ここで、複合同期信号a₁に等価パルスが入っている場
合、アンド回路15からこの等価パルスの前縁信号が出力
される（第２図（ｆ）参照）。AFC基準パルス後縁は、
等価パルスの無い場合に対して遅れた位置（第２図
（e₂）参照）に現われるが、AFC基準パルスは立上り位
置のみが重要であり、立下りが少し遅れても問題はな
い。

また、ノイズが複合同期信号a₁に入っている場合、そ
のままノイズがオア回路16の出力（第２図e₂参照）に現
われるが、AFC基準パルスe₂は後段の検波器にて速度検
波に用いられるときに平滑化されるため、もともとパル
ス幅が短いノイズは問題にならない。

第３図はアップカウントに対してダウンカウントの速
さを２倍にした第２図のアップダウンカウンター11の回
路図である。

第３図において、アップダウンカウンター11は、Ｄフ
リップフロップ21,22,23を所定のアンド回路とオア回路
を介して接続して構成される。さらに詳しく説明する
と、アンド回路31には複合同期信号a₁、Ｄフリップフロ
ップ21の反転出力及び後述するアンド回路41からの出力
を反転した信号を入力する。アンド回路31の出力はＤフ
リップフロップ21のＤ端子に入力する。Ｄフリップフロ
ップ21のクロック端子CKには複合同期信号a₁を供給し、
出力端子Ｑから第１のパルス信号ｇを出力する。アンド
回路32には複合同期信号a₁とＤフリップフロップ21の出
力パルス信号ｇとを入力する。アンド回路32の出力はオ
ア回路51の一方の入力端に入力する。アンド回路33には
複合同期信号a₁を反転した信号と後述するアンド回路40
の出力を反転して入力する。アンド回路33の出力はオア
回路51の他方の入力端に入力する。オア回路51の出力は
アンド回路34の一方の入力端に入力すると共に反転され
てアンド回路35の一方の入力端に入力する。アンド回路
34には他方の入力端にＤフリップフロップ22の反転出力
を入力する。アンド回路34の出力はオア回路52の一方の
入力端に入力する。アンド回路35には他方の入力端にＤ
フリップフロップ22の反転出力を反転して入力する。ア
ンド回路35の出力はオア回路52の他方の入力端に入力す
る。オア回路52の出力はＤフリップフロップ22のＤ端子
に入力する。Ｄフリップフロップ22のクロック端子CKに
は、クロック信号を入力し、出力端子Ｑから第２のパル
ス信号ｈを出力する。アンド回路36には複合同期信号a₁
とＤフリップフロップ21の出力パルス信号ｇとＤフリッ
プフロップ22の出力パルス信号ｈとを入力する。アンド
回路36の出力はオア回路53の一方の入力端に入力する。
アンド回路37には複合同期信号a₁を反転した信号と後述
するアンド回路40の出力を反転した信号とＤフリップフ
ロップ22の反転出力を入力する。アンド回路37の出力は
オア回路53の他方の入力端に入力する。オア回路53の出
力はアンド回路38の一方の入力端に入力すると共に反転
されてアンド回路39の一方の入力端に入力する。アンド
回路38の他方の入力端にはＤフリップフロップ23の反転
出力を入力する。アンド回路38の出力はオア回路54の一
方の入力端に入力する。アンド回路39の他方の入力端に
はＤフリップフロップ23の反転出力を反転して入力す
る。アンド回路39の出力はオア回路54の他方の入力端に
入力する。オア回路54の出力はＤフリップフロップ23の
Ｄ端子に入力する。Ｄフリップフロップ23のクロック端
子CKにはクロック信号を入力する。アンド回路40にはＤ
フリップフロップ21の出力パルス信号ｇとＤフリップフ
ロップ23の出力パルス信号ｉとをともに反転して入力す
る。アンド回路41にはＤフリップフロップ21の出力パル
ス信号ｇとＤフリップフロップ23の出力パルス信号ｉと
を入力する。アンド回路41からの出力が、カウンター11
の出力端子11aの出力となっている。

第４図は第３図に示したアップダウンカウンター11の
動作を示すタイミングチャートであり、（a₁）は入力さ
れる複合同期信号a₁、（ｇ）はＤフリップフロップ21の
出力端子Ｑからの出力ｇ、（ｈ）はＤフリップフロップ
22の出力端子Ｑからの出力ｈ、（ｉ）はＤフリップフロ
ップ23の出力端子Ｑからの出力ｉ、（a₂）はアップダウ
ンカウンター11の出力a₂を示している。

第４図に示されるように、複合同期信号a₁が４クロッ
ク以上“L"のときＤフリップフロップ21,22,23の出力g,
h,iは“L"の状態である。複合同期信号a₁が“H"になる
と。Ｄフリップフロップ21,22,23からなる３ビットのカ
ウンターは（0,0,0）よりアップカウントを始め、クロ
ックが６コで（0,1,1）に達したとき、カウンター11の
出力a₂が“H"になると共にＤフリップフロップ21の出力
ｇは“L"のままでカウントを停止する。そして、次のク
ロックで出力g,h,i,a₂をホールドしている。次に同期信
号a₁が“L"になるとＤフリップフロップ21は出力“L"の
ままでＤフリップフロップ22,23からなる２ビットのカ
ウンターが（1,1）からダウンカウントを始める。これ
はクロックが３コで（0,0）に達すると再びカウントを
停止する。そして、次のクロックで出力g,h,i,a₂をホー
ルドしている。また、カウンター11の出力a₂はダウンカ
ウントを始めた直後のクロックで“L"になる。このよう
に、ダウンカウントの方がアップカウントより２倍速い
ため複数のノイズによりカウントが進む確率が非常に小
さくなる。従って、従来のシンク信号のときのみにカウ
ンター11よりパルスが出力されるようになる。

もちろん、このアップダウンカウンター11は多くのバ
リエーションが考えられる。また入力信号として、すで
に等価パルスを除去された同期信号でも良い。

［発明の効果］以上述べた様にこの発明によれば、複合同期信号にノ
イズがある場合にもパルス発生回路のパルスタイミング
が乱されることなく安定な各種パルスを出力することが
できる。

【図面の簡単な説明】

第１図は本発明に係るパルス発生回路の一実施例を示す
回路図、第２図は第１図のパルス発生回路の動作を示す
タイミングチャート、第３図は第２図のアップダウンカ
ウンターの回路図、第４図は第３図のカウンター回路の
カウント動作を示すタイミングチャート、第５図は従来
のパルス発生回路を示す回路図、第６図は第１図のパル
ス発生回路の動作を示すタイミングチャートである。１……Ｄフリップフロップ，２……RSフリップフロップ， 11……アップダウンカウンター,14……カウンター， 15……アンド回路,16……オア回路。

Claims

(57)【特許請求の範囲】

【請求項１】複合同期信号を入力し、その複合同期信号
のパルス前縁でクロック信号をアップカウントし、所定
時間カウントすると出力信号がハイレベルになり、また
複合同期信号のパルス後縁でクロック信号をダウンカウ
ントし、所定期間カウントすると出力信号がローレベル
になり、前縁，後縁がカウント期間だけ遅延したパルス
を出力する第１のカウンターと、この第１のカウンターからのパルスが入力され、該パル
スにおけるシンク部分以外のパルスをマスクし、シンク
部分の前縁に同期したパルスを出力する第１のパルス発
生回路と、この第１のパルス発生回路からのパルスによってリセッ
トされ、前記クロック信号を所定の第１の期間及び第２
の期間カウントしたときそれぞれハイレベルになるリセ
ット用パルス及び前記第１のパルス発生回路のマスク期
間を決定するためのマスク用パルスを発生する第２のカ
ウンターと、前記第１のパルス発生回路からの出力パルスの前縁に同
期してハイレベルになり、前記第２のカウンターからの
リセット用パルスの前縁に同期してローレベルになるパ
ルスを発生する第２のパルス発生回路と、前記第１のカウンターからの出力信号を反転した信号と
入力される前記複合同期信号との論理積を取るアンド回
路と、前記第２のパルス発生回路の出力信号と前記アンド回路
の出力信号との論理和を取るオア回路とを具備したこと
を特徴とするパルス発生回路。