JPH01265721A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH01265721A JPH01265721A JP63095148A JP9514888A JPH01265721A JP H01265721 A JPH01265721 A JP H01265721A JP 63095148 A JP63095148 A JP 63095148A JP 9514888 A JP9514888 A JP 9514888A JP H01265721 A JPH01265721 A JP H01265721A
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000002401 inhibitory effect Effects 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＬＬ回路及びその後段の分周器から成る位
相同期回路に関する。
相同期回路に関する。
（発明の概要〕
本発明は、入力周波数信号に周波数ロックした出力周波
数信号を発生するＰＬＬ回路と、そのＰＬＬ回路の出力
周波数信号を所定周波数に分周する分周器とを有し、そ
の分周器の分周動作をリセット信号によってリセットす
ることによって、その分周器の分周出力を入力周波数信
号に位相ロックさせるようにした位相同期回路において
、Ｐ Ｌ Ｌ回路がロックしているか否かを検出するロ
ック検出回路と、そのロック検出回路の検出出力によっ
て、リセット信号をゲートするゲート回路とを設け、Ｐ
Ｌ’ Ｌ回路がロックしていない場合には、分周器に
対するリセット信号の供給を阻止するようにしたことに
よって、Ｐ ’Ｌ Ｌ回路の引き込み時における分周器
の分周出力の位相ジャンプを一回限りにすることができ
るようにしたものである。
数信号を発生するＰＬＬ回路と、そのＰＬＬ回路の出力
周波数信号を所定周波数に分周する分周器とを有し、そ
の分周器の分周動作をリセット信号によってリセットす
ることによって、その分周器の分周出力を入力周波数信
号に位相ロックさせるようにした位相同期回路において
、Ｐ Ｌ Ｌ回路がロックしているか否かを検出するロ
ック検出回路と、そのロック検出回路の検出出力によっ
て、リセット信号をゲートするゲート回路とを設け、Ｐ
Ｌ’ Ｌ回路がロックしていない場合には、分周器に
対するリセット信号の供給を阻止するようにしたことに
よって、Ｐ ’Ｌ Ｌ回路の引き込み時における分周器
の分周出力の位相ジャンプを一回限りにすることができ
るようにしたものである。
以下に、第２図を参照して、従来のＰ Ｌ Ｌ回路（フ
ェイズ・ロソクト・ループ回路）について説明する。尚
、第４図に、このＰ Ｌ Ｌ回路のロック時における各
部の信号のタイミングチャートを示ず。このＰＬＬ回路
では、入力端子（３０）に供給される入力周波数信号の
周波数をＦｉとするとき、出力端子（３４）に出力され
る出力周波数信号の周波数ＦＯが、Ｆｏ＝ （３／７）
Ｆ ｉと成るように構成されている。
ェイズ・ロソクト・ループ回路）について説明する。尚
、第４図に、このＰ Ｌ Ｌ回路のロック時における各
部の信号のタイミングチャートを示ず。このＰＬＬ回路
では、入力端子（３０）に供給される入力周波数信号の
周波数をＦｉとするとき、出力端子（３４）に出力され
る出力周波数信号の周波数ＦＯが、Ｆｏ＝ （３／７）
Ｆ ｉと成るように構成されている。
入力端子（３０）からの入力周波数信号（第４図Ａ）を
、分周比が１／７の分周器（３１）に供給して分周し、
その分周出力（第４図Ｄ）を位相比較器（３２）に供給
する。他方、出力端子（３４）の出力周波数倍＠（第４
図Ｂ）を、分周比が１／３の分周器（３５）ｌこ供給し
て分周し、その分周出力（第４図Ｄ）を位相比較器（３
２）に供給する。そして、この位相比較器（３２）では
、分周器（３１）、（３５）の各分周出力が位相比較さ
れ、その比較出力がローパスフィルタ（図示は省略しで
ある）を通じて、電圧制御型発振器（３３）に供給され
て、その発振周波数が制御される。そして、この発振器
（３３）の発振出力が、出力周波数信号として、出力端
子（３４）から出力される。
、分周比が１／７の分周器（３１）に供給して分周し、
その分周出力（第４図Ｄ）を位相比較器（３２）に供給
する。他方、出力端子（３４）の出力周波数倍＠（第４
図Ｂ）を、分周比が１／３の分周器（３５）ｌこ供給し
て分周し、その分周出力（第４図Ｄ）を位相比較器（３
２）に供給する。そして、この位相比較器（３２）では
、分周器（３１）、（３５）の各分周出力が位相比較さ
れ、その比較出力がローパスフィルタ（図示は省略しで
ある）を通じて、電圧制御型発振器（３３）に供給され
て、その発振周波数が制御される。そして、この発振器
（３３）の発振出力が、出力周波数信号として、出力端
子（３４）から出力される。
このＰ Ｌ Ｌ回路では、発振器（３３）の発振出力が
そのま＼出力周波数信号と成るので、出力周波数信号の
周波数ＦＯが、入力周波数信号の周波数Ｆｉの分数倍で
あっても、出力周波数信号は入力周波数信号に対し、周
波数ロック及び位相ロックした周波数信号と成る。
そのま＼出力周波数信号と成るので、出力周波数信号の
周波数ＦＯが、入力周波数信号の周波数Ｆｉの分数倍で
あっても、出力周波数信号は入力周波数信号に対し、周
波数ロック及び位相ロックした周波数信号と成る。
次に、第３図を参照して、他のＰ Ｌ Ｌ回路について
説明するが、第３図において第２図と対応する部分には
同一・符号を付して説明する。尚、第４図に、このＰＬ
Ｌ回路のロック時における各部の信号のタイミングチャ
ー１〜を示し、第５図に、このＰ Ｌ Ｌ回路の引き込
め時の、電圧制御型発振器の発振周波数の変化及び各部
の信号のタイミングチャートを示す。このＰ Ｌ Ｌ回
路においても、入力端子（３０）に供給される入力周波
数信号の周波数をＦｉとするとき、出力端子（３４）に
出力される出力周波数信号の周波数ＦＯが、Ｆｏ＝（３
／７）Ｆｉと成るように構成されている。
説明するが、第３図において第２図と対応する部分には
同一・符号を付して説明する。尚、第４図に、このＰＬ
Ｌ回路のロック時における各部の信号のタイミングチャ
ー１〜を示し、第５図に、このＰ Ｌ Ｌ回路の引き込
め時の、電圧制御型発振器の発振周波数の変化及び各部
の信号のタイミングチャートを示す。このＰ Ｌ Ｌ回
路においても、入力端子（３０）に供給される入力周波
数信号の周波数をＦｉとするとき、出力端子（３４）に
出力される出力周波数信号の周波数ＦＯが、Ｆｏ＝（３
／７）Ｆｉと成るように構成されている。
入力端子（３０）からの入力周波数信号（第４図Ａ及び
第５図Ｆ）が位相比較器（３２）に供給される。出力端
子（３４）からの出力周波数信号（第４図Ｂ及び第５図
Ｅ）の７倍の周波数、即ち７Ｆｏ （＝３Ｆｉ）の周波
数信号（第５図Ａ）を電圧制御型発振器（３３）から得
、その周波数信号を分周比が１／３の分周器（３５）に
供給して分周し、その分周出力（その周波数はｌ？ｉと
成る）（第４図Ａ）を位相比較器（３２）に供給する。
第５図Ｆ）が位相比較器（３２）に供給される。出力端
子（３４）からの出力周波数信号（第４図Ｂ及び第５図
Ｅ）の７倍の周波数、即ち７Ｆｏ （＝３Ｆｉ）の周波
数信号（第５図Ａ）を電圧制御型発振器（３３）から得
、その周波数信号を分周比が１／３の分周器（３５）に
供給して分周し、その分周出力（その周波数はｌ？ｉと
成る）（第４図Ａ）を位相比較器（３２）に供給する。
そして、−この位相比較器（３２）では、入力端子（３
０）からの入力周波数信号及び分周器（３５）の分周出
力が位相比較され、その比較出力がローパスフィルタ（
図示を省略しである）を通じて、電圧制御型発振器（３
３）に供給されて、その発振周波数が制御される。そし
て、この電圧制御型発振器（３３）から、周波数が７Ｆ
ｏの周波数信号が得られ、これが分周比が１／７の分周
器（３６）に供給されて分周され、その分周出力が出力
周波数信号として出力端子（３４）から出力される。又
、入力端子（３０）からの入力周波数信号が、分周比が
１／７の分周器（３７）に供給されて分周され、これよ
り得られた周波数がＦ ｉ ／ ７の周波数信号（第４
図り及び第５図Ｃ）がりセット信号として、分周器（３
６）に供給される。尚、一般に、ＰＬＬ回路で使用され
ている分周器は、実際には、カウンタにて構成されてい
るので、この分周器（３６）を構成するカウンタが、そ
のリセット信号によってリセットされる。
０）からの入力周波数信号及び分周器（３５）の分周出
力が位相比較され、その比較出力がローパスフィルタ（
図示を省略しである）を通じて、電圧制御型発振器（３
３）に供給されて、その発振周波数が制御される。そし
て、この電圧制御型発振器（３３）から、周波数が７Ｆ
ｏの周波数信号が得られ、これが分周比が１／７の分周
器（３６）に供給されて分周され、その分周出力が出力
周波数信号として出力端子（３４）から出力される。又
、入力端子（３０）からの入力周波数信号が、分周比が
１／７の分周器（３７）に供給されて分周され、これよ
り得られた周波数がＦ ｉ ／ ７の周波数信号（第４
図り及び第５図Ｃ）がりセット信号として、分周器（３
６）に供給される。尚、一般に、ＰＬＬ回路で使用され
ている分周器は、実際には、カウンタにて構成されてい
るので、この分周器（３６）を構成するカウンタが、そ
のリセット信号によってリセットされる。
このＰＬＬ回路では、出力周波数信号の周波数ＦＯが、
入力周波数信号の周波数Ｆｉの分数倍であるので、発振
器（３３）の発振出力を分周器（３６）で分周し、その
分周出力を出力周波数信号としている場合は、分周器（
３６）にリセ・ノドを掛りないと、その出力周波数信号
は、入力周波数信号に対し、周波数ロックしていても、
位相ロックしないことに成る。そこで、上述したように
、分周器（３６）にリセットを掛けるようにしている。
入力周波数信号の周波数Ｆｉの分数倍であるので、発振
器（３３）の発振出力を分周器（３６）で分周し、その
分周出力を出力周波数信号としている場合は、分周器（
３６）にリセ・ノドを掛りないと、その出力周波数信号
は、入力周波数信号に対し、周波数ロックしていても、
位相ロックしないことに成る。そこで、上述したように
、分周器（３６）にリセットを掛けるようにしている。
尚、第５図Ｂは、分局器（３６）にリセットを掛１．ノ
ない場合の、分周器（３６）を構成するカウンタのｄ］
数内容の変化を示し、第５図りはリセットを掛けた場合
の同様の変化を示す。
ない場合の、分周器（３６）を構成するカウンタのｄ］
数内容の変化を示し、第５図りはリセットを掛けた場合
の同様の変化を示す。
尚、この第３図のＰＬＬ回路の全体を位相制御回路とし
、この位相制御回路が、位相比較器（３２）、電圧制御
型発振器（３３）及び分周器（３５）から成るＰＬＬ回
路と、そのＰＬＬ回路の出力側に接続された分周器（３
６）と、その分周ａｃ３６）に供給するりセン１−信号
を発注する分周器（３７）とから構成されていると考え
ることもできる。
、この位相制御回路が、位相比較器（３２）、電圧制御
型発振器（３３）及び分周器（３５）から成るＰＬＬ回
路と、そのＰＬＬ回路の出力側に接続された分周器（３
６）と、その分周ａｃ３６）に供給するりセン１−信号
を発注する分周器（３７）とから構成されていると考え
ることもできる。
第２図の従来のＰＬＩ−回路では、第３図の従来のＰ
Ｌ Ｌ回路に比べて、位相比較器（３２）で比較する周
波数信号の周波数が低く成るので、ロックループの利得
が低く成るという欠点がある。
Ｌ Ｌ回路に比べて、位相比較器（３２）で比較する周
波数信号の周波数が低く成るので、ロックループの利得
が低く成るという欠点がある。
又、第３図の従来のＰ Ｌ Ｌ回路では、第２図の従来
のＰ Ｌ Ｌ回路に比べて、位相比較器（３２）で比較
する周波数信号の周波数が高く成るので、ロックループ
の利得が高く成るという利点がある反面、分周器（３６
）が入力周波数信号の位相情報によって強制的にリセソ
１−１が掛けられるため、Ｐ Ｌ Ｌ回路の引き込み時
には、第５図Ｅに示す如く、出力周波数信号に何度も位
相ジャンプ（隣接パルス間の位相の大きな変化）が発生
ずるという欠点がある。
のＰ Ｌ Ｌ回路に比べて、位相比較器（３２）で比較
する周波数信号の周波数が高く成るので、ロックループ
の利得が高く成るという利点がある反面、分周器（３６
）が入力周波数信号の位相情報によって強制的にリセソ
１−１が掛けられるため、Ｐ Ｌ Ｌ回路の引き込み時
には、第５図Ｅに示す如く、出力周波数信号に何度も位
相ジャンプ（隣接パルス間の位相の大きな変化）が発生
ずるという欠点がある。
又、このため、この第３図のＰＬＬ回路の次段に他のＰ
Ｌ Ｌ回路を縦続接続して使用する場合には、前段の
Ｐ １．、 Ｌ回路の引き込み時に、その出力周波数信
号のの位相の頻繁なジャンプによって、後段のＰＬＬ回
路の応答が複雑とり、後段のＰＬ■１回路の引き込み時
間も長く成ってしまう。
Ｌ Ｌ回路を縦続接続して使用する場合には、前段の
Ｐ １．、 Ｌ回路の引き込み時に、その出力周波数信
号のの位相の頻繁なジャンプによって、後段のＰＬＬ回
路の応答が複雑とり、後段のＰＬ■１回路の引き込み時
間も長く成ってしまう。
かかる点に鑑み、本発明は、入力周波数信号に周波数ロ
ックした出力周波数信号を発生ずるＰＬＬ回路と、その
Ｐ Ｌ Ｌ回路の出力周波数信号を所定周波数に分周す
る分周器とを有し、その分周器の分周動作をリセット信
号によってリセソ）・することによって、その分周器の
分周出力を入力周波数信号に位相ロックさせるようにし
た位相同期回路において、ＰＬＬ回路の引き込み時にお
ける分周器の分周出力の位相ジャンプを一回限りにする
ことのできるものを提案しようとするものである。
ックした出力周波数信号を発生ずるＰＬＬ回路と、その
Ｐ Ｌ Ｌ回路の出力周波数信号を所定周波数に分周す
る分周器とを有し、その分周器の分周動作をリセット信
号によってリセソ）・することによって、その分周器の
分周出力を入力周波数信号に位相ロックさせるようにし
た位相同期回路において、ＰＬＬ回路の引き込み時にお
ける分周器の分周出力の位相ジャンプを一回限りにする
ことのできるものを提案しようとするものである。
本発明は、入力周波数信号に周波数１コツクした出力周
波数信号を発生ずるＰ’ Ｌ Ｌ回路（３）と、そのＰ
ＬＬ回路（３）の出力周波数信号を所定周波数に分周す
る分周器（１７）とを有し、その分周器（１７）の分周
動作をリセｙ ｌ・信号によってリセソＩ・することに
よって、その分周器（１７）の分周出力を入力周波数信
号に位相ロックさせるよう番こした位相同期回路におい
て、Ｐ Ｌ Ｌ回路（３）がロックしているか否かを検
出するロック検出回路（１０）と、そのロック検出回路
（１０）の検出出力によって、リセット信号をゲートす
るゲート回路（１６）とを設け、ＰＬＬ回路（３）がロ
ックしていない場合には、分周器（１７）に対するリセ
ソＩ・信号の供給を阻止するようにしたものである。
波数信号を発生ずるＰ’ Ｌ Ｌ回路（３）と、そのＰ
ＬＬ回路（３）の出力周波数信号を所定周波数に分周す
る分周器（１７）とを有し、その分周器（１７）の分周
動作をリセｙ ｌ・信号によってリセソＩ・することに
よって、その分周器（１７）の分周出力を入力周波数信
号に位相ロックさせるよう番こした位相同期回路におい
て、Ｐ Ｌ Ｌ回路（３）がロックしているか否かを検
出するロック検出回路（１０）と、そのロック検出回路
（１０）の検出出力によって、リセット信号をゲートす
るゲート回路（１６）とを設け、ＰＬＬ回路（３）がロ
ックしていない場合には、分周器（１７）に対するリセ
ソＩ・信号の供給を阻止するようにしたものである。
かかる本発明によれば、Ｐ Ｌ Ｌ回路（３）がロック
していない場合には、分周器（１７）に対するリセット
信号の供給が阻止され、これによって分周器（１７）の
分周出力の位相ジャンプは、−回で済むことに成る。
していない場合には、分周器（１７）に対するリセット
信号の供給が阻止され、これによって分周器（１７）の
分周出力の位相ジャンプは、−回で済むことに成る。
以下に、第１図を参照して、本発明の実施例を詳細に説
明しよう。この実施例の位相同期回路は、デジタルＶ
Ｔ Ｒに適用して好適′入ものであって、ＮＴＳＣ方式
のテレビジョン方式の如く、１フレームが５２５ライン
から成る複合映像信号（複合カラー映像信号）より分離
されたフレーム同期信号及び垂直同期信号（これら両信
号は、当然、互いに周波数ロック及び位相ロックされた
信号である）から、映像信号、音声信号及びデータ信号
のデジタル処理に必要なりし１ツク信号並びに基準クロ
ック信号が（Ｍられるように構成されている。
明しよう。この実施例の位相同期回路は、デジタルＶ
Ｔ Ｒに適用して好適′入ものであって、ＮＴＳＣ方式
のテレビジョン方式の如く、１フレームが５２５ライン
から成る複合映像信号（複合カラー映像信号）より分離
されたフレーム同期信号及び垂直同期信号（これら両信
号は、当然、互いに周波数ロック及び位相ロックされた
信号である）から、映像信号、音声信号及びデータ信号
のデジタル処理に必要なりし１ツク信号並びに基準クロ
ック信号が（Ｍられるように構成されている。
第１図において、（３）は第１のＰ Ｌ Ｌ回路、（１
７）は、そのＰ’ＬＬ回路（３）の出力周波数信号を分
周する分周器、（１８）は、その分周器（１７）の分周
出力の供給される第２のＩ） Ｌ Ｌ回路である。
７）は、そのＰ’ＬＬ回路（３）の出力周波数信号を分
周する分周器、（１８）は、その分周器（１７）の分周
出力の供給される第２のＩ） Ｌ Ｌ回路である。
先ず、第１のＰ Ｌ Ｌ回路（３）の構成について説明
する。このＰＬＬ回路（３）では、入力端子（２）に、
入力周波数信号（基準周波数信号）としての、水平同期
信号）ＩＳ’ｒその周波数は４５Ｍ Ｉ（ｚ ／ ２８
６ ’＝ １５ 、 ７３４ ｋ、 Ｈｚ ）を供給し
て、出力端子（９）から、第１の出力周波数信号として
、映像信号処理用の（４，５ＭＨｚ／２８６）ｘ３Ｘ］
１４４ （−５４ＭＨ２）のクロック信号を（与るよ
うにすると共に、第２の出力周波数信号としで、（４，
５ＭＨｚ／２８’６）Ｘｌ １４４ （＃ １８ＭＩ
Ｉｚ）のクロック信号をｆｊ７るよ・うにし２ている。
する。このＰＬＬ回路（３）では、入力端子（２）に、
入力周波数信号（基準周波数信号）としての、水平同期
信号）ＩＳ’ｒその周波数は４５Ｍ Ｉ（ｚ ／ ２８
６ ’＝ １５ 、 ７３４ ｋ、 Ｈｚ ）を供給し
て、出力端子（９）から、第１の出力周波数信号として
、映像信号処理用の（４，５ＭＨｚ／２８６）ｘ３Ｘ］
１４４ （−５４ＭＨ２）のクロック信号を（与るよ
うにすると共に、第２の出力周波数信号としで、（４，
５ＭＨｚ／２８’６）Ｘｌ １４４ （＃ １８ＭＩ
Ｉｚ）のクロック信号をｆｊ７るよ・うにし２ている。
入力端子（２）からの水平同期信号１−Ｉ Ｓが、位相
比較器（４）にイハ給される。出力端子（９）からの略
５４ Ｍ Ｈｚのクロック信号が、分周比が１／３の分
周器（７）に供給されて、周波数が略１８ＭＨｚの周波
数信号に分周され、その周波数信号が、分周比が１．／
１１４．４の分周器（８）に供給されて、略１５． ７
３４’ｋｌ−ｉｚの周波数信号に分周され後、位相比較
器（４）に供給される。
比較器（４）にイハ給される。出力端子（９）からの略
５４ Ｍ Ｈｚのクロック信号が、分周比が１／３の分
周器（７）に供給されて、周波数が略１８ＭＨｚの周波
数信号に分周され、その周波数信号が、分周比が１．／
１１４．４の分周器（８）に供給されて、略１５． ７
３４’ｋｌ−ｉｚの周波数信号に分周され後、位相比較
器（４）に供給される。
位相比較器（４）では、入力端子（２）からの水平同期
信号及び分周器（８）からの周波数信号が位相比較され
、その比軸出力かローパスフィルタ（５）を通じて電圧
制御型発振器（６）に供給されて、その発振周波数が制
御される。
信号及び分周器（８）からの周波数信号が位相比較され
、その比軸出力かローパスフィルタ（５）を通じて電圧
制御型発振器（６）に供給されて、その発振周波数が制
御される。
かくして、出力Ｉ／１”１１１子（９）には、入力端子
（２）に供給される水平同期信号１（Ｓに周波数ロック
及び位相ロックした、略５４ Ｍ Ｈｚのクロック信号
（第Ｊの出力周波数信号）が得られる。尚、デジタルデ
ータ信号の伝送りロック信号の周波数は略２７ Ｍ Ｈ
ｚ 、映像信号のサンプリンタ周波数シコ略１３５ＭＨ
２であるので、この出力酩４７−（９）に出力されたク
ロック信号を人々２分周及び４分周することによって、
デジタルデータ信号の伝送りロック信号（その周波数は
略２７ＭＨ２）及び映像信何用のサンプリングクロック
信号（その周波数じｌ略１．３．５ＭＨｚ）を得ること
ができる。
（２）に供給される水平同期信号１（Ｓに周波数ロック
及び位相ロックした、略５４ Ｍ Ｈｚのクロック信号
（第Ｊの出力周波数信号）が得られる。尚、デジタルデ
ータ信号の伝送りロック信号の周波数は略２７ Ｍ Ｈ
ｚ 、映像信号のサンプリンタ周波数シコ略１３５ＭＨ
２であるので、この出力酩４７−（９）に出力されたク
ロック信号を人々２分周及び４分周することによって、
デジタルデータ信号の伝送りロック信号（その周波数は
略２７ＭＨ２）及び映像信何用のサンプリングクロック
信号（その周波数じｌ略１．３．５ＭＨｚ）を得ること
ができる。
又、このＰ Ｌ Ｌ回路（３）の分周器（７）から、入
力端子（２）に供給される水平同期信号ＨＳに周波数ロ
ック及び位相ロックした、周波数が略１８ Ｍ Ｉ−１
ｚの周波数信号（第２の出力周波数信号）が出力される
。
力端子（２）に供給される水平同期信号ＨＳに周波数ロ
ック及び位相ロックした、周波数が略１８ Ｍ Ｉ−１
ｚの周波数信号（第２の出力周波数信号）が出力される
。
このＰ Ｌ Ｌ回路（３）の分周器（７）からの４゜５
ＭＭｚ／２８Ｇ）ＸＬ１４４ （＃１８ＭＨｚ）の周波
数信号は、分周比が１／３７５の分周器（１７）に供給
されて、周波数が（’４．５ＭＨｚ／’２８６） ｘｌ
、 １４４／３’７’５ （’−４’８’ｋＨ’ｚ）の
周波数信号に分周される。この′ｆｇ８波数信号は、入
力端子（２）に供給される水平同期信号ＩＩＳに周波数
ｔ′：１ツクしているゲ、分周器（１７）に後述のリセ
ットを↑Ｊ）けないと、位相ロックしない。
ＭＭｚ／２８Ｇ）ＸＬ１４４ （＃１８ＭＨｚ）の周波
数信号は、分周比が１／３７５の分周器（１７）に供給
されて、周波数が（’４．５ＭＨｚ／’２８６） ｘｌ
、 １４４／３’７’５ （’−４’８’ｋＨ’ｚ）の
周波数信号に分周される。この′ｆｇ８波数信号は、入
力端子（２）に供給される水平同期信号ＩＩＳに周波数
ｔ′：１ツクしているゲ、分周器（１７）に後述のリセ
ットを↑Ｊ）けないと、位相ロックしない。
次に、分周器（１７）を構成するカウンタに対するり七
ソトについて説明する。入力錨１子（１）からのフレー
ム同期信号Ｈ３（その周波数しＪ、４．５ＭＨｚ／２８
６１５２５舞２９．９Ｈｚ）が、分周比が１１５の分周
器（］４）に供給されて、周波数が略６ Ｈｚの周波数
信号に分周され、その分周出力がエツジ微分回路（１５
）に供給される。又、この微分回路（１５）には、第１
のＰＬ’Ｌ回路（３）の分周器（７）からの略１８ＭＨ
ｚの周波数信号も供給される。ごのエツジ微分回路（ｉ
５）は、分周器（１４）からの略６ Ｈｚの周波数信号
の前縁又は後縁を、分周器（７）からの略１ Ｂ Ｍ
Ｈｚの周波数信号に同期して微分する回路で、略］ ８
Ｍ Ｈｚの周波数信号が夫々クロック端子に供給され
る縦続接続きれた前段及び後段の９７９７１７０２１回
路並びにその前段及び後段のＤフリ・）プフロソプ回路
の内の−・方の非反転出力及び他方の反転出力が供給さ
れるＡＮＤゲートから構成され、前段の９７９７１７０
２１回路のＤ入力端子に１１慴６ Ｍ ｚの周波数信号
が供給される。そして、微分器１２８く１５）からの微
分出力がＡＮＤゲート（１６）を通して、分周器（１７
）にリセット信号として供給される。
ソトについて説明する。入力錨１子（１）からのフレー
ム同期信号Ｈ３（その周波数しＪ、４．５ＭＨｚ／２８
６１５２５舞２９．９Ｈｚ）が、分周比が１１５の分周
器（］４）に供給されて、周波数が略６ Ｈｚの周波数
信号に分周され、その分周出力がエツジ微分回路（１５
）に供給される。又、この微分回路（１５）には、第１
のＰＬ’Ｌ回路（３）の分周器（７）からの略１８ＭＨ
ｚの周波数信号も供給される。ごのエツジ微分回路（ｉ
５）は、分周器（１４）からの略６ Ｈｚの周波数信号
の前縁又は後縁を、分周器（７）からの略１ Ｂ Ｍ
Ｈｚの周波数信号に同期して微分する回路で、略］ ８
Ｍ Ｈｚの周波数信号が夫々クロック端子に供給され
る縦続接続きれた前段及び後段の９７９７１７０２１回
路並びにその前段及び後段のＤフリ・）プフロソプ回路
の内の−・方の非反転出力及び他方の反転出力が供給さ
れるＡＮＤゲートから構成され、前段の９７９７１７０
２１回路のＤ入力端子に１１慴６ Ｍ ｚの周波数信号
が供給される。そして、微分器１２８く１５）からの微
分出力がＡＮＤゲート（１６）を通して、分周器（１７
）にリセット信号として供給される。
次に、第１のＰ Ｌ １．、回路（３）のロック状態を
検出するロック検出器（１０）の構成について説明する
。入力端子（２）からの水平同期信号ＨＳが、ゲートパ
ルス発生器（１１）に供給され、これよりの、Ｐ Ｌ
Ｌ、回路（３）のジ・ツタに応じて適当にパルス幅が設
定されたゲートパルスが、０７９７１７０２１回路（１
３）のＤ入力端子に供給される。又、第１のＰＬＬ回路
（３）の分周器（８）からの略１５． ７３４に、Ｈｚ
の出力周波数信号が、遅延器（１２）に供給され、その
遅延出力が０７９７１７０２１回路（１３）のクロック
端子に供給される。この遅延器（１２）の遅延量も、Ｐ
Ｌ ｌ−回路（３）のシックに応して設定され、この
遅延器（１２）からの略１５． ７３４ ｋＩ−１ｚパ
ルスが、ゲートパルス発生器（１１）からのゲートパル
スのパルス幅の略中心に位置するように設定される。そ
して、このＤフリ／プフロノプ回路（１３）の出力が、
ゲート信号としてＡＮＤゲート（１６）に供給される。
検出するロック検出器（１０）の構成について説明する
。入力端子（２）からの水平同期信号ＨＳが、ゲートパ
ルス発生器（１１）に供給され、これよりの、Ｐ Ｌ
Ｌ、回路（３）のジ・ツタに応じて適当にパルス幅が設
定されたゲートパルスが、０７９７１７０２１回路（１
３）のＤ入力端子に供給される。又、第１のＰＬＬ回路
（３）の分周器（８）からの略１５． ７３４に、Ｈｚ
の出力周波数信号が、遅延器（１２）に供給され、その
遅延出力が０７９７１７０２１回路（１３）のクロック
端子に供給される。この遅延器（１２）の遅延量も、Ｐ
Ｌ ｌ−回路（３）のシックに応して設定され、この
遅延器（１２）からの略１５． ７３４ ｋＩ−１ｚパ
ルスが、ゲートパルス発生器（１１）からのゲートパル
スのパルス幅の略中心に位置するように設定される。そ
して、このＤフリ／プフロノプ回路（１３）の出力が、
ゲート信号としてＡＮＤゲート（１６）に供給される。
しかして、ロック検出器（１０）によって、第１のＰ
Ｌ Ｌ回路（３）が、引き込み状態からロック状態に成
ったことが検出されたら、その検出出力によって、ＡＮ
Ｄゲー １−（１６）はオフ状態からオン状態に転換さ
れ、エツジ微分回路（１５）からの略６）４ｚのリセッ
ト信号が、このＡＮＤゲー１〜（１６）を通じて、分周
器（１７）に供給されて、これが略６１−１ ｚの周波
数を以てリセットされる。
Ｌ Ｌ回路（３）が、引き込み状態からロック状態に成
ったことが検出されたら、その検出出力によって、ＡＮ
Ｄゲー １−（１６）はオフ状態からオン状態に転換さ
れ、エツジ微分回路（１５）からの略６）４ｚのリセッ
ト信号が、このＡＮＤゲー１〜（１６）を通じて、分周
器（１７）に供給されて、これが略６１−１ ｚの周波
数を以てリセットされる。
かくして、分周器（１７）からは、入力端子（２）に供
給される水平同期信号に周波数ロック及び位相ロックさ
れた略４８ ｋ Ｈｚの周波数信号が出力される。又、
ごのＮ’ ４８ ｋ Ｈｚの周波数信号は、入力端子（
１）に供給されるフレーム同期信号にも周波数ロック及
び位相［；ツクされた信号と成る。この（４，、５Ｍ
Ｉ−１ｚ ／ ２８６ ） Ｘ１１４４／３７５ （
＃４．８ｋＨｚ）の周波数信号は、４．５ＭＨｚ／２８
６１５２５１５ （＝ ６Ｈｚ）のリセット信号の１
周期内に８００８パルスが入ることに成る。
給される水平同期信号に周波数ロック及び位相ロックさ
れた略４８ ｋ Ｈｚの周波数信号が出力される。又、
ごのＮ’ ４８ ｋ Ｈｚの周波数信号は、入力端子（
１）に供給されるフレーム同期信号にも周波数ロック及
び位相［；ツクされた信号と成る。この（４，、５Ｍ
Ｉ−１ｚ ／ ２８６ ） Ｘ１１４４／３７５ （
＃４．８ｋＨｚ）の周波数信号は、４．５ＭＨｚ／２８
６１５２５１５ （＝ ６Ｈｚ）のリセット信号の１
周期内に８００８パルスが入ることに成る。
（１８）は、第２のＰ Ｌ Ｌ、回路（１８）で、以下
これについて説明する。このＰ Ｌ Ｌ回路（１８）に
は、分周器（１７）からの略４８ ｋ Ｈｚの周波数信
号が、入力周波数信号（基準周波数信置）として供給さ
れ、出力端子（２２）から、第１の出力周波数信号とし
て、（４，５ＭＨｚ／２８６）Ｘ （１１４４／３７５
）Ｘ２５６ （＃１２．２８８ＭＨｚ）の基準クロック
信号信号が出力され、出力端子（２４）から、第２の出
力周波数信号として、 （４，５ＭＨｚ／２８６＞
Ｘ （１１４４／３７５） （＃４８ｋＨｚ）の音
声信号のサンブリングクロソク信号が出力される。
これについて説明する。このＰ Ｌ Ｌ回路（１８）に
は、分周器（１７）からの略４８ ｋ Ｈｚの周波数信
号が、入力周波数信号（基準周波数信置）として供給さ
れ、出力端子（２２）から、第１の出力周波数信号とし
て、（４，５ＭＨｚ／２８６）Ｘ （１１４４／３７５
）Ｘ２５６ （＃１２．２８８ＭＨｚ）の基準クロック
信号信号が出力され、出力端子（２４）から、第２の出
力周波数信号として、 （４，５ＭＨｚ／２８６＞
Ｘ （１１４４／３７５） （＃４８ｋＨｚ）の音
声信号のサンブリングクロソク信号が出力される。
出力品１子（２２）からの略１２．２８８ＭＨｚのクロ
ック信号が、分周比が１ ／ ２５６の分周器（２３）
に供給されて、略４８ ｋ Ｈｚの周波数信号に分周さ
れ、その周波数信号が出力端子（２４）から出力される
。そして、分周器（１７）からの略４８ ｋ Ｈｚの周
波数信号と、分周器（２３）からの略４８ｋＨｚのクロ
ック信号が、位相比較器（１９）に供給されて位相比較
され、その比較出力がローパスフィルタ（２０）を通し
て、電圧制御型発振器（２１）に供給されて、その発振
周波数が制御される。
ック信号が、分周比が１ ／ ２５６の分周器（２３）
に供給されて、略４８ ｋ Ｈｚの周波数信号に分周さ
れ、その周波数信号が出力端子（２４）から出力される
。そして、分周器（１７）からの略４８ ｋ Ｈｚの周
波数信号と、分周器（２３）からの略４８ｋＨｚのクロ
ック信号が、位相比較器（１９）に供給されて位相比較
され、その比較出力がローパスフィルタ（２０）を通し
て、電圧制御型発振器（２１）に供給されて、その発振
周波数が制御される。
かくして、出力端子（２２）から、分周器（１７）から
の略４８ ｋ Ｈｚの周波数信号に周波数ロック及び位
相１コツクした、略１２．２８８ＭＨｚのクロック信号
（第１の出力周波数信号）が出力される。又、出力端子
（２４）から、分周器（１７）からの略４．８ ｋ、
Ｈｚの周波数信号に周波数ロック及び位相ロックした、
略４８ ｋ Ｈｚのクロック信号（第２の出力周波数信
号）が出力される。
の略４８ ｋ Ｈｚの周波数信号に周波数ロック及び位
相１コツクした、略１２．２８８ＭＨｚのクロック信号
（第１の出力周波数信号）が出力される。又、出力端子
（２４）から、分周器（１７）からの略４．８ ｋ、
Ｈｚの周波数信号に周波数ロック及び位相ロックした、
略４８ ｋ Ｈｚのクロック信号（第２の出力周波数信
号）が出力される。
゛ 上述せる位相制御回路によれば、第１のＰｌ、Ｌ回
路（３）の分周器（７）から、その入力端子（２）にイ
ハ給される水平同期信号ＨＳに周波数ロック及び位相ロ
ックした周波数信号が得られる。
路（３）の分周器（７）から、その入力端子（２）にイ
ハ給される水平同期信号ＨＳに周波数ロック及び位相ロ
ックした周波数信号が得られる。
この周波数信号が分周器（１７）に供給されて分周され
るが、ロック検出器（１０）によって、Ｐ Ｌ Ｌ回路
（３）がロックしたことが検出され、それ以降、Ａ、
Ｎ Ｄゲート （１６）がオンとなって、水平同期信号
Ｈ３に周波数ロック及び位相ロックしたフレーム同期信
号ＦＳに関連したり七ソト信号がそのＡＮＤゲー１１１
６）を通して分周器（１７）に供給されて、その分周動
作がり七ソトされる。このため、分周器（１７）から、
入力端子（２）に供給される水平同期信号ＨＳに周波数
ロック及び位相ロックした周波数信号が得られ、しかも
、分周器（１７）から得られる周波数信号の位相ジャン
プは１回で済む。又、このため、この分周器（１７）か
らの周波数信号を、第２のＰ Ｌ Ｌ回路（１８）に、
人力周波数信号として供給して、出力周波数信号を出力
する場合、その出力周波数信号の引き込み時間も短く成
る。
るが、ロック検出器（１０）によって、Ｐ Ｌ Ｌ回路
（３）がロックしたことが検出され、それ以降、Ａ、
Ｎ Ｄゲート （１６）がオンとなって、水平同期信号
Ｈ３に周波数ロック及び位相ロックしたフレーム同期信
号ＦＳに関連したり七ソト信号がそのＡＮＤゲー１１１
６）を通して分周器（１７）に供給されて、その分周動
作がり七ソトされる。このため、分周器（１７）から、
入力端子（２）に供給される水平同期信号ＨＳに周波数
ロック及び位相ロックした周波数信号が得られ、しかも
、分周器（１７）から得られる周波数信号の位相ジャン
プは１回で済む。又、このため、この分周器（１７）か
らの周波数信号を、第２のＰ Ｌ Ｌ回路（１８）に、
人力周波数信号として供給して、出力周波数信号を出力
する場合、その出力周波数信号の引き込み時間も短く成
る。
」−述せる本発明によれば、入力周波数信号に周波数ロ
ックした出力周波数信号を発生ずるＰ １．、１．１回
路と、そのＰ Ｌ Ｌ回路の出力周波数信号を所定周波
数に分周する分周器とを有し、その分周器の分周動作を
リセソ１〜信号によってリセットすることによって、そ
の分周器の分周出力を入力周波数信号に位相ロックさせ
るようにした位相同期回路において、Ｐ Ｌ Ｌ回路の
引き込め時における分周器の分周出力の位相ジャンプを
−・回限りにすることのできるものを得ることができる
。
ックした出力周波数信号を発生ずるＰ １．、１．１回
路と、そのＰ Ｌ Ｌ回路の出力周波数信号を所定周波
数に分周する分周器とを有し、その分周器の分周動作を
リセソ１〜信号によってリセットすることによって、そ
の分周器の分周出力を入力周波数信号に位相ロックさせ
るようにした位相同期回路において、Ｐ Ｌ Ｌ回路の
引き込め時における分周器の分周出力の位相ジャンプを
−・回限りにすることのできるものを得ることができる
。
第１図は本発明の実施例を示すブロック線図、第２図及
び第３図は夫々従来の異なるＰ Ｌ Ｌ回路を示すブロ
ック線図、第４図は第２図及び第３図のｐ ＩＩ Ｌ回
路の動作説明に供する各部の信号のタイミングチャート
、第５図は第３図のＰ Ｌ、 Ｉ−回路の電圧制御型発
振器の発振周波数の変化及び各部の信号のタイミングチ
ャートである。 （１）はフレーム同期信号ＦＳの入力端子、（２）は水
平同期信号１−Ｉ Ｓの入力端子、（３）は第１のＰ
１．、 Ｌ回路、（１０）はロック検出器、（１６）は
ＡＮＤゲート、（１７）は分周器、（１８）は第２のＰ
Ｌ Ｌ回路である。 ＜ ｅｘ：Ｊｃ、’ｓ二
−− 、ｒＥｌ ｇ ；；
び第３図は夫々従来の異なるＰ Ｌ Ｌ回路を示すブロ
ック線図、第４図は第２図及び第３図のｐ ＩＩ Ｌ回
路の動作説明に供する各部の信号のタイミングチャート
、第５図は第３図のＰ Ｌ、 Ｉ−回路の電圧制御型発
振器の発振周波数の変化及び各部の信号のタイミングチ
ャートである。 （１）はフレーム同期信号ＦＳの入力端子、（２）は水
平同期信号１−Ｉ Ｓの入力端子、（３）は第１のＰ
１．、 Ｌ回路、（１０）はロック検出器、（１６）は
ＡＮＤゲート、（１７）は分周器、（１８）は第２のＰ
Ｌ Ｌ回路である。 ＜ ｅｘ：Ｊｃ、’ｓ二
−− 、ｒＥｌ ｇ ；；
Claims (1)
- 【特許請求の範囲】 入力周波数信号に周波数ロックした出力周波数信号を
発生するＰＬＬ回路と、該ＰＬＬ回路の出力周波数信号
を所定周波数に分周する分周器とを有し、該分周器の分
周動作をリセット信号によってリセットすることによっ
て、該分周器の分周出力を上記入力周波数信号に位相ロ
ックさせるようにした位相同期回路において、 上記ＰＬＬ回路がロックしているか否かを検出するロッ
ク検出回路と、 該ロック検出回路の検出出力によって、上記リセット信
号をゲートするゲート回路とを設け、上記ＰＬＬ回路が
ロックしていない場合には、上記分周器に対するリセッ
ト信号の供給を阻止するようにしたことを特徴とする位
相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095148A JPH01265721A (ja) | 1988-04-18 | 1988-04-18 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095148A JPH01265721A (ja) | 1988-04-18 | 1988-04-18 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01265721A true JPH01265721A (ja) | 1989-10-23 |
Family
ID=14129715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63095148A Pending JPH01265721A (ja) | 1988-04-18 | 1988-04-18 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01265721A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275553B1 (en) | 1998-02-12 | 2001-08-14 | Nec Corporation | Digital PLL circuit and clock generation method |
| JP2011147058A (ja) * | 2010-01-18 | 2011-07-28 | Fujitsu Ltd | クロック装置 |
-
1988
- 1988-04-18 JP JP63095148A patent/JPH01265721A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275553B1 (en) | 1998-02-12 | 2001-08-14 | Nec Corporation | Digital PLL circuit and clock generation method |
| JP2011147058A (ja) * | 2010-01-18 | 2011-07-28 | Fujitsu Ltd | クロック装置 |
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