KR910010881A - 펄스폭 검출회로 및 그를 사용한 pll 신세사이저(synthesixer) 회로 - Google Patents

펄스폭 검출회로 및 그를 사용한 pll 신세사이저(synthesixer) 회로 Download PDF

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Abstract

내용 없음

Description

펄스폭 검출회로 및 그를 사용한 PLL신세사이저(SYNTHESIXER)회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 PLL신세사이저 회로에 적용되고 위상록크 검출회로로서 기능하는 본 발명의 제1양호 실시예에 의한 펄스폭 검출회로를 갖는 PLL신세사이저 회로의 개통도.
제8도는 제7도에 도시된 위상록크 검출회로의 동작을 설명하는 파형도.
제9도는 본 발명의 제2양호 실시예에 의한 위상로크 검출회로를 갖는 PLL신세사이저 회로를 설명하는 개통도.

Claims (20)

  1. 기준 주파수신호(SG2)와 기준 클록신호(SGqk)를 발생하는 기준 주파수발생수단(1,2)과; 기준 주파수 신호의 위상을 출력신호(SG3)와 비교하여 펄스형태의 위상편차 신호(SG4)를 출력하는 위상비교수단(3)과; 상기 위상 비교수단과 결합되고, 상기 위상편차신호에 준한 주파수를 갖는 출력 신호를 발생하는 전압제어 발진수단(4,5,6)을 구비한 PLL신세사이저 회로에 있어서; 상기 위상 비교수단에 결합되고, 상기 위상 편차신호가 상기 기준 클록신호가 계속적으로 n회(n은 2이상의 수임)바뀌는 펄스폭을 갖는가의 여부를 판정하고, 상기 기준 클록 신호가 상기 위상편차 신호의 펄스폭에서 계속해서 n회 바뀌지 않는 것으로 판별될 경우, 상기 PLL신세사이저 회로가 위상록크 상태에 있음을 타나내는 위상록크 검출신호(SG15,SG16,SG17)를 출력하는 위상록크 검출수단(200,300,400)을 구비한 것이 특징인 PLL신세사이저 회로.
  2. 제1항에 있어서, 상기 위상록크 검출수단(200)이 각각 입력단, 출력단 및 클록단자를 갖는 제1, 제2및 제3플립플롭(13,15,16)과;제1입력단, 제2입력단 및 출력단을 갖는 AND회로(14)와;인버터(20)를 구비하며; 상기 제1플립플롭의 입력단이 상기 위상편자신호를 수신하며; 상기 AND회로의 제2입력단이 상기 위상 편차신호를 수신하며; 상기 기준 클록신호가 상기 제1과 제2플립플롭 각각의 상기 클록단자에 공급되며,; 상기 제2플립플롭의 출력단이 상기 제3플립플롭의 입력단에 접속되고, 상기 제3플립플롭의 클록단자가 상기 인버터에의해 발생된 상기 위상편차 신호의 반전신호를 수신하며; 그리고상기 제3플립플롭의 출력단을 통해서 상기 위상록크 검출신호가 출력되는 것이 특징인 PLL신세사이저 회로.
  3. 제2항에 있어서, 상기 제1, 제2및 제3플립플롭(13,15,16)이 각각 D형 플립플롭으로 되 있고; 상기 제1과 제3D형 플립플롭 각각의 출력단 Q 가 상기 제1과 제3플립플롭 각각의 출력단으로서 기능하며; 그리고 상기제2D형 플립플롭의 반전단자 Q 가 상기 제2플립플롭의 출력단으로서 기능하는 것이 특징인 PLL신세사이저 회로.
  4. 제1항에 있어서, 상기위상록크 검출수단(300,400)이, 상기위상편차신호의변화에 동기하여 상기 위상록크 검출신호(SG15)가 계속해서 일정 횟수 발생하는가 여부를 판정하고, 상기 위상록크 검출신호가 계속해서 상기 일정횟수 발생한 것으로 판정될때 상기 PLL신세사이저 회로가 정확히 위상록크 상태에 있음을 표시하는 최종위상록크 검출신호(SG16,SG17)을 출력하는 판정수단(17,18,19)를 구비한 것이 특징인 PLL신세사이저 회로.
  5. 제4항에 있어서, 상기 판정수단이 직렬 접속된 m 개(m은 2이상의 정수임)의 플립플롭(17,18)과 AND회로(19)를 구비하며; 상기 m개의 플립플롭 각각이 입력단, 출력단 및 클록단자를 갖으며 ;초기단에서의 상기 m개의 플립플롭들중 하나의 입력단이 상기 제3플립플롭의 출력단에 접속돼 있고; 상기 m개의 플립플롭들 각각의 출력단이 상기 AND회로에 접속돼 있으며; 상기 기준 클록신호의 반전신호가 상기 m의 플립플롭 각각의 클록단자에 공급되며; 상기 PLL신세사이저 회로가 정확히 위상록크 상태임을 표시하는 상기 최종 위상록크 검출신호가 상기 AND회로를 통해 출력되는 것이 특징인 PLL신세사이저 회로.
  6. 제5항에 있어서, 상기 m개의 플립플롭들이 각각 D형 플립플롭으로 구성된 것이 특징인 PLL신세사이저 회로.
  7. 제1항에 있어서, 상기 위상록크 검출수단(400)이 ; 각각 입력단, 출력단 및 클록단자를 갖는 제1, 제2 및 제3및 제4플립플롭(13,15,16,21)과; 제1입력단, 제2입력단 및 출력단을 갖는 제1및 제2 AND회로(14,22)와; 인버터(20)를 구비하며; 상기 제1플립플롭의 입력단이 상기 위상 편차신호를 수신하며; 상기 제1AND회로의 제2입력단이 상기위상편차신호를 수신하며; 상기 제2AND회로의 제1과 제2입력단이 제1AND회로의 출력단과 상기 제2플립플롭의 출력단에 각각 접속되며; 상기 기준 클록신호가 상기 제1과 제2 및 제3플립플롭 각각의 상기 클록단자에 공급되며; 상기 제3플립플롭의 출력단이 상기 제4플립플롭의 입력단에 접속되고; 상기 제4플립플롭의 클록단자가 사기 인버터에 의해 발생된 동기 위상편차 신호의 반전신호를 수신하며; 그리고 상기 제4플립플롭의 출력단을 통해서 상기 위상록크 검출신호가 출력되는 것이 특징인 PLL신세사이저 회로.
  8. 제7항에 있어서, 상기 위상록크 검출수단(400)이 , 상기 위상편차신호의 변화에 동기하여 상기 위상록크 검출신호가 계속해서 일정횟수 발생하는가 여부를 판정하고, 상기 위상록크 검출신호가 계속해서 상기 일정횟수 발생한 것으로 판정될때 상기 PLL신세사이저 회로가 정확히 위상록크 상태에 있음을 표시하는 최종 위상록크 검출신호를 출력하는 판정수단(17,18,19)을 구비하는 것이 특징인 PLL신세사이저 회로.
  9. 제7항에 있어서, 상기제1, 제2, 제3및 제4플립플롭이 각각 D형 플립플롭들로 구성된 것이 특징인 PLL신세사이저 회로.
  10. 제1항에 있어서, 상기기준클록신호가 상기위상편차 신호의 상기 펄스폭에서 계속해서 n의바뀌지 않는 것으로 판정될때 상기 위상록크 검출신호의 제1레벨이구해지고, 그의 제2레벨은, 상기 기준 클록 신호가 상기 펄스폭에서 계속해서 n외 바뀐것으로 판정될때 구해지며; 그리고 상기 제1레벨은 상기 PLL신세사이저 회로가 위상록크 상태임을 표시하고, 상기 제2레벨은 상기 PLL신세사이저 회로가 위상 언록크 상태에 있음을 표시하는 것이 특징인 PLL신세사이저 회로.
  11. 입력단을 구비하며, 이 입력단에 공급된 펄스신호(SG4)가, 기준 클록신호(SGqk)가계속적으로 nghl회(n은 2이상의 정수임)바뀌는 일정 펄스폭을 갖는가의여부를 판정하고 상기 기준클록신호가 상기 펄스신호의 상기 일정 펄스폭에서 계속해서 n회 바뀌지 않는 것으로 판정된 경우, 펄스신호가 상기일정펄스를 갖음을 나타내는 펄스폭 검출신호(SG15,SG16,SG17)를 출력하는 펄스폭 검출 수단(200,300,400)을 구비한 것이 특징인 펄스폭 검출회로.
  12. 제1항에 있어서, 상기 펄스폭 검출수단(200)이 ; 각각 입력단, 출력단 및 클록단자를 갖는 제1, 제2및 제3플립플롭(13,15,16)과; 제1입력단, 제2입력단 및 출력단을 갖는 AND회로(14)와; 인버터(20)를 구비하며; 상기 제1플립플롭의 입력단이 상기 펄스신호를 수신하며; 상기 제1플립플롭의 출력단 상기 AND회로의 제1입력단에 접속되고; 상기 기준클록신호가 상기 제1과 제2플립플롭 각각의 상기 클록단자에 공급되며; 상기 제2플립플롭의 출력단이 상기 제3플립플롭의 입력단에 접속되고; 상기 제3플립프롭의 클록단자가 상기 인버터에 의해 발생된 상기 펄스신호의 반전 신호를 수신하며; 그리고 상기 제3플립플롭의 출력단을 통해서 상기 펄스폭 검출신호가 출력되는 것이 특징인 펄스폭 검출회로.
  13. 제12항에 있어서, 상기 제1, 제2및 제3플립프롭이 각각 D형 플립플롭으로 돼 있고, 상기 제1과 제3D형플립플롭 각각의 출력단 Q가 상기 제1과 제3플립플롭 각각의 출력단으로서 기능하며; 그리고 상기 제2D형 플립프롭의 반전단자 Q가 상기 제2플립프롭의 출력단으로서 기능하는 것이 특징인 퍽스폭 검출회로.
  14. 제11항에 있어서, 상기 펄스폭 검출수단(300,400)이 상기 펄스신호의 변화에 동기하여 상기 펄스폭 검출신호(SG15)가 계속해서 일정횟수 발생하는가 여부를 판정하고, 상기 펄스폭 검출신호가 계속해서 상기 일정횟수 발생한 것으로 판정될때 상기 펄스폭 검출수단이 정확히 상기 일정 펄스폭을 갖음을 표시하는 최종 펄스폭 검출신호(SG,16,SG17)을 출력하는 판정수단(17,18,19)을 구비한 것이 특징인 펄스폭 검출회로.
  15. 제14항에 있어서, 상기 판정수단이 직렬 접속된 m개(m은 2이상의 정수임)의 플립플롭 (17,18)과 AND회로(19)를 구비하며; 상기 m개의 플립플롭 각각이 입력단, 출력단 및 클록단자를 갖으며; 초기단에서의 상기m개의 플립플롭들중 하나의 입력단이 상기 제3플립플롭의 출력단에 접속돼 있고; 상기 m개의 프립플롭들 각각의 출력단이 상기 AND회로에 접속돼 있으며; 상기 기준 클록신호의 반전신호가 상기 m의 플립플롭들 각각의 출력단자에 공급되며; 그리고 상기 펄스폭 검출수단이 정확히 상기 일정펄스폭을 갖음을 표시하는 상기 최종 펄스폭 검출신호가 상기 AND회로를 통해 출력되는 것이 특징인 펄스폭 검출회로.
  16. 제15항에 있어서, 상기m개의 플립플롭들이 각각 D형 플립플롭으로 구성된 것이 특징인 펄스폭 검출회로.
  17. 제11항에 있어서, 상기 펄스폭 검출수단(400)이 각각 입력단, 출력단 및 클록단자를 갖는 제1, 제2, 제3및 제4플립플롭(13,15,21,16)과 ;각각 제1입력단, 제2입력단 및 출력단을 갖는 제1과 제2AND회로(14,22)및; 인버터(20)를 구비하며; 상기 제1플립플롭의 입력단이 상기 펄스신호를 수신하며; 상기 제1플립플롭의 출력단은 상기 제1AND회로의 제1입력단에 접속되며; 상기 제1AND회로의 제2입력단이 상기 펄스신호를 수신하며; 상기 제1AND회로의 출력단은 상기 제2플립플롭의 입력단에 접속되며; 상기 제2AND회로의 제1과 제2입력단이 상기 제1AND 회로의 출력단과 상기 제2플립플롭의 출력단에 각각 접속되며; 상기 기준 클록신호가 상기 제1과 제2및 제3플립플롭 각각의 상기 클록단자에 공급되며; 상기 제3플립플롭의 출력단이 상기 제4플립플롭의 입력단에 접속되고; 상기 제4플립플롭의 클록단자가 상기 인버터에 의해 발생될 상기 펄스 신호의 반전신호를 수신하며; 그리고 상기 제4플립플롭의 출력단을 통해서 상기 펄스폭 검출신호가 출력되는 것이 특징인 퍽스폭 검출회로.
  18. 제17항에 있어서, 상기 펄스폭 검출수단(400)이 , 상기 펄스 신호의 변화에 동기하여 상기 펄스폭 검출신호가 계속해서 일정횟수 발생하는가 여부를 판정하고, 상기 펄스폭 검출신호가 계속해서 상기 일정횟수 발생하는가 여부를 판정하고, 상기 펄스폭 검출신호가 계속해서 상기 일정횟수 발생한 것으로 판정될때 상기 펄스폭 검출수단이 정확히 상기 일정펄스폭을 갖음을 표시하는 최종 펄스폭 검출신호(SG17)을 출력하는 판정수단(17,18,19)을 구비한 것이 특징인 펄스폭 검출회로.
  19. 제17항에 있어서, 상기 제1, 제2, 제3및 제4플립플롭이 각각 D형 플립플롭들로 구성된 것이 특징인 PLL신세사이저 회로.
  20. 제11항에 있어서, 상기 기준 클록신호가 상기 펄스 신호의 상기 펄스폭에서 계속해서 n의 바뀌지 않는 것으로 판정될때 상기 펄스폭 검출신호의 제1레벨이 구해지고, 그의 제2레벨은 , 상기 기준 클록신호가 상기 펄스폭에서 계속해서 n의 바뀐것으로 판정될때 구해지며; 그리고 상기 제1레벨은, 상기 펄스폭 검출수단이 상기 일정 펄스폭을 갖음을 표시하고, 상기 제2레벨은 상기 펄스폭 검출 수단이 상기 일정펄스폭 미만의 펄스 폭을 갖음을 표시하는 것이 특징인 펄스폭 검출회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900018551A 1989-11-16 1990-11-16 펄스폭 검출회로 및 그를 사용한 pll 신세사이저(synthesizer) 회로 KR950000246B1 (ko)

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