KR940007850A - 에지위치 측정신호를 가지는 디지탈 위상락루프회로 - Google Patents

에지위치 측정신호를 가지는 디지탈 위상락루프회로 Download PDF

Info

Publication number
KR940007850A
KR940007850A KR1019930018968A KR930018968A KR940007850A KR 940007850 A KR940007850 A KR 940007850A KR 1019930018968 A KR1019930018968 A KR 1019930018968A KR 930018968 A KR930018968 A KR 930018968A KR 940007850 A KR940007850 A KR 940007850A
Authority
KR
South Korea
Prior art keywords
edge
output
circuit
signal
window
Prior art date
Application number
KR1019930018968A
Other languages
English (en)
Inventor
시니치 후쿠다
Original Assignee
오오가 노리오
소니 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP25010992A external-priority patent/JP3218720B2/ja
Priority claimed from JP25331092A external-priority patent/JP3257065B2/ja
Application filed by 오오가 노리오, 소니 가부시끼가이샤 filed Critical 오오가 노리오
Publication of KR940007850A publication Critical patent/KR940007850A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

링오실레이터는 마스터클럭(MCK)의 주기보다 긴 시간단위에서 변화된 각각의 내부입력단에서 인버터상태를 가지고, 마스터클럭(MCK)의 주기보다 긴 주기로 발진한다. 링오실레이터의 각단의 인버터의 상태는 플립플롭 회로에 의해 얻어지고, 링오실레이터의 각단에서 인버터의 상태를 나타내는 값은 감산기에 의해 입력신호에지의 위치를 나타내는 신호로서 신호차를 출력하는 다른 플립플롭에 의한 마스터클럭(MCK)의 시각에서 취해진 값으로 인버터상태를 나타내는 값으로부터 감산된다.

Description

에지위치 측정신호를 가지는 디지탈 위상락루프회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 일실시예로서의 디지탈 PLL 장치의 입력 신호의 에지시각 측정회로부의 개략구성을 나타내는 블럭회로도이다.
제6도는 2진변환회로의 구체예를 나타내는 회로도이다.
제7도는 본 발명에 관한 일실시예로서의 디지탈 PLL 장치의 위상동기회로부의 개략구성을 나타내는 블럭회로도이다.

Claims (11)

  1. 링에 연결된 우수개의 인버터를 가지는 링오실레이터와, 입력신호의 에지를 검출하는 수단과, 상기 입력신호의 검출에지의 시간에서 상기 링오실레이터의 여러단의 상태를 얻는 제1 래치수단과, 마스터클럭의 시간에서 상기 링오실레이터의 각각의 단의 상태를 얻는 제2 래치수단과, 상기 제1 래치수단에 의해 얻어진 상기 링오실레이터의 각각의 상태와 제2 래치수단에 의해 얻어진 상기 링오실레이터의 각각의 단의 상태를 비교하고 에지 위치 검출신호로서 이 상태사이의 차를 출력하는 에지위치계산수단을 포함하여 구성된 것을 특징으로 하는 에지위치 측정신호를 가지는 디지탈 위상락루프회로.
  2. 제1항에 있어서, 상기 에지위치 측정수단은 상기 마스터클럭의 상승시간에 상기 제1 래치수단의 출력을 얻는 제3 래치수단과 상기 마스터클럭의 하강시간에서 상기 제1 래치수단의 출력을 얻는 제4 래치수단을 포함하고, 상기 제3 래치수단의 출력과 상기 제4 래치수단의 출력은 상기 입력신호의 에지가 상기 마스터클럭의 하이레벨영역일때와 상기 마스터클럭의 로우레벨영역일때 각각 선택되고 그와 같이 선택된 출력은 상기 제2 래치수단의 출력과 비교되도록 구성된 것을 특징으로 하는 에지위치 측정신호를 가지는 디지탈 위상락루프회로.
  3. 제1항에 있어서, 상기 링오실레이터는 여러가지 지연을 가지는 인버터소자로 구성되고, 상기 지연은 상기 링오실레이터의 진동주기의 마스터클럭주기에 대한 각각의 비로 절환선택되도록 구성된 것을 특징으로 하는 에지위치 측정신호를 가지는 디지탈 위상락루프회로.
  4. 링에 연결된 우수개의 인버터를 가지는 링오실레이터와, 입력신호의 에지를 검출하는 수단과, 상기 입력신호의 검출에지의 시간에서 상기 링오실레이터의 여러단의 상태를 얻는 제1 래치수단과, 마스터클럭의 시간에서 상기 링오실레이터의 각각의 단의 상태를 얻는 제2 래치수단과, 상기 제1 래치수단에 의해 얻어진 상기 링오실레이터의 각각의 상태와 제2 래치수단에 의해 얻어진 상기 링오실레이터의 각각의 단의 상태를 비교하고 에지 위치 검출신호로서 이 상태사이의 차를 출력하는 에지위치계산수단과, 에지검출신호의 출력에 대하여 마스터클럭에 의거하여 가능한 현재의 입력신호에지를 검출하기 위한 마스터클럭으로 입력신호를 샘플링하는 수단과, 위상에러데이타를 기초로한 재생 클럭과 재생 클럭 주기데이타를 출력하는 재생 클럭생성수단과, 재생클럭과 상기 에지 위치신호에 근거하여 입력신호에지와 위상 에러데이타를 상기 재생 클럭생성수단에 전송하기 위한 에지검출신호를 찾는 위상에러검출수단과, 상기 재생클럭 생성수단으로 주기데이타를 전송하기 위하여 상기 재생 클럭생성수단으로부터 재생 클럭의 주기데이타를 검출하는 주기검출수단을 포함하여 구성된 것을 특징으로 하는 에지위치 측정신호를 가지는 디지탈 위상락루프회로.
  5. 제4항에 있어서, 상기 에지위치 측정수단은 상기 마스터클럭의 상승시간에 상기 제1 래치수단의 출력을 얻는 제3 래치수단과 상기 마스터클럭의 하강시간에서 상기 제1 래치수단의 출력을 얻는 제4 래치수단을 포함하고, 상기 제3 래치수단의 출력과 상기 제4 래치수단의 출력은 상기 입력신호의 에지가 상기 마스터클럭의 하이레벨영역일때와 상기 마스터클럭의 로우레벨영역일때 각각 선택되고 그와 같이 선택된 출력은 상기 제2 래치수단의 출력과 비교되도록 구성된 것을 특징으로 하는 에지위치 측정신호를 가지는 디지탈 위상락루프회로.
  6. 제4항에 있어서, 상기 링오실레이터는 여러가지 지연을 가지는 인버터소자로 구성되고, 상기 지연은 상기 링오실레이터의 진동주기의 마스터클럭주기에 대한 각각의 비로 절환선택되도록 구성된 것을 특징으로 하는 에지위치 측정신호를 가지는 디지탈 위상락루프회로.
  7. 입력신호의 에지를 마스터 클럭단위로 검출하여 얻어진 에지검출신호와, 마스터클럭내에서의 상기 입력에지의 위치를 나타내는 에지위치신호가 공급되는 디지탈 PLL 회로에 있어서, 상기 에지검출신호가 입력되는 제1의 시프트 레지스터와, 상기 제1의 시프트 레지스터의 출력을 재생클럭의 1주기에 대응하는 비트수에 제한하는 윈도우회로와, 상기 윈도우회로를 통과한 분량을 얻는 제1의 래치회로와, 상기 제1의 래치회로에 의해 얻어진 값에서 상기 입력에지의 유무와 대응하는 비트위치를 검출하는 에지의 비트위치 검출수단과, 상기 에지위치신호가 입력되는 제2의 시프트 레지스터와, 상기 에지검출신호에 의해 상기 선택기의 출력을 선택하는 선택기와, 상기 선택기의 출력을 얻는 제2의 래치회로와, 상기 에지의 비트위치 검출수단에서의 출력과 상기 제2의 래치회로에서의 출력과 합성한 출력에서, 위상오차에지가 0에 상당하는 값을 감산하는 수단을 포함하여 구성된 것을 특징으로 하는 에지위치 측정신호를 가지는 디지탈 위상락루프회로.
  8. 제7항에 있어서, 상기 윈도우 회로의 윈도우폭을 계산하기 위한 윈도우 생성회로와, 상기 윈도우 생성회로는 상기 제1의 시프트 레지스터의 입력측의 윈도우의 경계를 비트내의 위치까지 계산하고, 계산된 경계의 비트에 대응하는 상기 제2의 시프트 레지스터의 출력을 선택하는 선택기와, 이 선택기에서의 출력값과 윈도우 경계의 비트내의 위치와를 비교하는 비교기와, 그 비교결과에서 경계의 비트가 윈도우내에 포함되는가 아닌가를 판단하는 부분을 갖추고, 상기 윈도우회로를 제어하는 신호를 만드는 것을 특징으로 하는 에지위치 측정신호를 가지는 디지탈 위상락루프회로.
  9. 입력신호의 에지를 마스터 클럭단위로 검출하여 얻어진 에지검출신호와, 마스터클럭내에서의 상기 입력에지의 위치를 나타내는 에지위치신호와가 공급되는 디지탈 PLL 회로에 있어서, 상기 에지검출신호가 입력되는 제1의 시프트 레지스터와, 상기 제1의 시프트 레지스터에서의 출력을 재생클럭의 1주기상당의 비트수에 제한하는 윈도우회로와, 상기 윈도우회로의 윈도우폭을 계산하는 윈도우 생성회로와, 상기 에지위치신호와 입력되는 제2의 시프트 레지스터와를 가지고, 상기 윈도우 생성회로는 상기 제1의 시프트 레지스터의 입력측의 윈도우의 경계를 비트내의 위치까지 계산하고, 계산된 경계의 비트에 대응하는 상기 제2의 시프트 레지시트의 출력을 선택하는 선택기와, 이 선택기에서의 출력값과 윈도우 경계의 비트내의 위치와를 비교하는 비교기와, 그 배교결과로부터 경계의 비트가 윈도우내로 포함되는가 아닌가를 판단하는 부분을 갖추고, 상기 윈도우회로를 제어하는 신호를 만드는 것을 특징으로 하는 에지위치 측정신호를 가지는 디지탈 위상락루프회로.
  10. 재생클록과 입력신호의 에지와의 위상오차를 검출하고, 이 검출된 위상오차 데이타에 대응하여 재생클럭의 진도을 제어하는 디지탈 PLL 회로에 있어서, 상기 검출된 위상오차에 의해 재생클럭의 위상을 변화시키는 비율인 루프게인을 제어하는 루프게인 제어부와, PLL이 위상락한가 아닌가를 판별하는 위상락 판별부와를 가지고, 상기 위상락 판별부에서의 신호에 의해 상기 루프게인 제어회로가 제어되는 것을 특징으로 하는 에지위치 측정신호를 가지는 디지탈 위상락루프회로.
  11. 제10항에 있어서, 상기 위상락판별부는, 상기 재생클럭에 의해 구동되는 신호처리회로에서 추출된 재생클럭으로부터 정상데이타로서 처리할 수 있는가 아닌가를 PLL 클록 판별신호로서 출력하는 것을 특징으로 하는 에지위치 측정신호를 가지는 디지탈 위상락루프회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930018968A 1992-09-18 1993-09-18 에지위치 측정신호를 가지는 디지탈 위상락루프회로 KR940007850A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP92-250109 1992-09-18
JP25010992A JP3218720B2 (ja) 1992-09-18 1992-09-18 入力信号のエッジ時刻測定回路及びディジタルｐｌｌ装置
JP25331092A JP3257065B2 (ja) 1992-09-22 1992-09-22 ディジタルｐｌｌ装置
JP92-253310 1992-09-22

Publications (1)

Publication Number Publication Date
KR940007850A true KR940007850A (ko) 1994-04-28

Family

ID=26539646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930018968A KR940007850A (ko) 1992-09-18 1993-09-18 에지위치 측정신호를 가지는 디지탈 위상락루프회로

Country Status (4)

Country Link
US (1) US5428648A (ko)
EP (1) EP0588656B1 (ko)
KR (1) KR940007850A (ko)
DE (1) DE69327027T2 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5546434A (en) * 1995-05-16 1996-08-13 Intel Corporation Dual edge adjusting digital phase-locked loop having one-half reference clock jitter
US5537062A (en) * 1995-06-07 1996-07-16 Ast Research, Inc. Glitch-free clock enable circuit
US5692166A (en) * 1996-04-19 1997-11-25 Motorola, Inc. Method and system for resynchronizing a phase-shifted received data stream with a master clock
JP3749347B2 (ja) * 1997-04-24 2006-02-22 富士通株式会社 データ取り込み方法、データ取り込み回路、及び、ｉｅｅｅ１３９４用プロトコルコントローラ
US6081484A (en) 1997-10-14 2000-06-27 Schlumberger Technologies, Inc. Measuring signals in a tester system
JP3313318B2 (ja) 1998-01-09 2002-08-12 富士通株式会社 Ｐｌｌ回路
JP3457626B2 (ja) * 2000-04-20 2003-10-20 Ｎｅｃエレクトロニクス株式会社 ジッタ検出回路
US6987817B1 (en) * 2000-07-17 2006-01-17 Lsi Logic Corporation Digital clock recovery PLL
US7345824B2 (en) * 2002-03-26 2008-03-18 Trivium Technologies, Inc. Light collimating device
US7257184B2 (en) * 2002-05-30 2007-08-14 Ntt Electronics Corporation Phase comparator, clock data recovery circuit and transceiver circuit
JP2004015112A (ja) * 2002-06-03 2004-01-15 Mitsubishi Electric Corp クロック抽出回路
US20040153894A1 (en) * 2003-01-21 2004-08-05 Zarlink Semiconductor Inc. Method of measuring the accuracy of a clock signal
JP3955076B2 (ja) * 2003-03-04 2007-08-08 日本電信電話株式会社 位相比較回路およびｃｄｒ回路
JP4499372B2 (ja) * 2003-04-30 2010-07-07 株式会社リコー 情報記録方法と情報再生方法と情報記録装置と情報再生装置とコンピュータ読み取り可能な記録媒体
EP1619673A4 (en) * 2003-04-30 2008-10-08 Ricoh Kk METHOD AND DEVICE FOR RECORDING INFORMATION, METHOD AND DEVICE FOR PLAYING INFORMATION AND RECORDING MEDIA
KR101565098B1 (ko) * 2014-04-30 2015-11-02 한국항공우주연구원 신호 입력시간 측정 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3878473A (en) * 1974-06-17 1975-04-15 Ibm Digital phase-locked loop generating signed phase values at zero crossings
US4456890A (en) * 1982-04-05 1984-06-26 Computer Peripherals Inc. Data tracking clock recovery system using digitally controlled oscillator
US4841551A (en) * 1987-01-05 1989-06-20 Grumman Aerospace Corporation High speed data-clock synchronization processor
JP2687349B2 (ja) * 1987-05-26 1997-12-08 ソニー株式会社 ディジタルｐｌｌ回路
JPS6419826A (en) * 1987-07-14 1989-01-23 Sony Corp Digital pll circuit
JP2731151B2 (ja) * 1987-09-18 1998-03-25 株式会社東芝 位相情報検出回路
US4912729A (en) * 1988-05-16 1990-03-27 U.S. Philips Corporation Phase-locked-loop circuit and bit detection arrangement comprising such a phase-locked-loop circuit
EP0370528B1 (en) * 1988-11-25 1995-03-01 Nec Corporation Serial clock generating circuit
US5077529A (en) * 1989-07-19 1991-12-31 Level One Communications, Inc. Wide bandwidth digital phase locked loop with reduced low frequency intrinsic jitter
GB2238922A (en) * 1989-12-05 1991-06-12 Martin Greenwood Mobile communications apparatus with digital clock recovery
US5023892A (en) * 1990-04-06 1991-06-11 Printer Systems Corporation System for detecting and correcting signal distortion
EP0467712B1 (en) * 1990-07-20 1998-04-29 Nec Corporation Phase demodulator for psk-modulated signals
US5166959A (en) * 1991-12-19 1992-11-24 Hewlett-Packard Company Picosecond event timer

Also Published As

Publication number Publication date
EP0588656B1 (en) 1999-11-17
EP0588656A3 (en) 1994-06-01
DE69327027D1 (de) 1999-12-23
US5428648A (en) 1995-06-27
DE69327027T2 (de) 2000-07-20
EP0588656A2 (en) 1994-03-23

Similar Documents

Publication Publication Date Title
KR940007850A (ko) 에지위치 측정신호를 가지는 디지탈 위상락루프회로
US7664217B2 (en) Digital PLL circuit
US5297173A (en) Phase/frequency comparator for timing recovering circuit
KR950022152A (ko) 위상 고정 루프(pll)회로를 구비하는 신호 처리 장치
US5197086A (en) High speed digital clock synchronizer
US5550878A (en) Phase comparator
KR930005376A (ko) 디지탈 위상-동기 루프 회로
KR940020699A (ko) 디지탈 위상동기루프회로(digital phase-locked loop circuit)
JPH09214333A (ja) 半導体集積回路
KR880000676B1 (ko) 입력신호와 발진기의 출력신호의 위상을 동기화시키는 방법 및 장치
KR100335697B1 (ko) 주파수 편차 검출 장치 및 방법
KR910010881A (ko) 펄스폭 검출회로 및 그를 사용한 pll 신세사이저(synthesixer) 회로
KR950023066A (ko) 영상처리 시스템의 버스트신호 발생회로
JP3257065B2 (ja) ディジタルｐｌｌ装置
KR100253367B1 (ko) 에스디램의 디지털 디엘엘장치
JP3218720B2 (ja) 入力信号のエッジ時刻測定回路及びディジタルｐｌｌ装置
KR870009556A (ko) 비트 동기회로 및 방법
JP2882385B2 (ja) クロック位相同期回路
JPH09153792A (ja) デジタル同期ループ
JPH03216025A (ja) 並列直列変換器
JP4244468B2 (ja) クロック発生装置
KR100532191B1 (ko) 주파수제어기
RU2119717C1 (ru) Устройство фазовой синхронизации
JPS62186611A (ja) 位相比較回路
JP2581980B2 (ja) ディジタル位相比較器

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid