KR950000246B1 - 펄스폭 검출회로 및 그를 사용한 pll 신세사이저(synthesizer) 회로 - Google Patents

펄스폭 검출회로 및 그를 사용한 pll 신세사이저(synthesizer) 회로 Download PDF

Info

Publication number
KR950000246B1
KR950000246B1 KR1019900018551A KR900018551A KR950000246B1 KR 950000246 B1 KR950000246 B1 KR 950000246B1 KR 1019900018551 A KR1019900018551 A KR 1019900018551A KR 900018551 A KR900018551 A KR 900018551A KR 950000246 B1 KR950000246 B1 KR 950000246B1
Authority
KR
South Korea
Prior art keywords
flip
signal
flop
pulse width
circuit
Prior art date
Application number
KR1019900018551A
Other languages
English (en)
Other versions
KR910010881A (ko
Inventor
신지 사이또
아끼라 고바야시
Original Assignee
후지쓰 가부시끼가이샤
세끼자와 다다시
후지쓰 브이 엘 에스 아이 가부시끼가이샤
나까노 히로유끼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 가부시끼가이샤, 세끼자와 다다시, 후지쓰 브이 엘 에스 아이 가부시끼가이샤, 나까노 히로유끼 filed Critical 후지쓰 가부시끼가이샤
Publication of KR910010881A publication Critical patent/KR910010881A/ko
Application granted granted Critical
Publication of KR950000246B1 publication Critical patent/KR950000246B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

내용 없음.

Description

펄스폭 검출회로 및 그를 사용한 PLL 신세사이저(SYNTHESIZER)회로
제 1 도는 PLL신세사이저 회로의 개통도.
제 2 도는 제 1 도에 도시된 위상비교기의 회로도.
제 3 도는 제 2 도에 도시된 위상 비교기의 동작을 설명하는 파형도.
제 4 도는 제 1 도에 도시된 종래의 위상록크 검출회로를 설명하는 개통도.
제 5 도는 제 4 도의 구성의 동작에서 제 4 도에 도시된 기준주파수 분할기에 의해 야기된 동작 지연시간이 무시된 경우의 동작을 설명하는 파형도.
제 6 도는 제 4 도의 구성의 동작에서, 제 4 도에 도시된 기준주파수 분할기에 의해 야기된 동작 지연시간이 고려된 경우의 동작을 설명하는 파형도.
제 7 도는 본 발명의 제 1 양호 실시예에 의한 PLL신세사이저 회로에 적용되어 위상록크 검출회로로서 기능하는 펄스폭 검출회로를 갖는 PLL신세사이저 회로의 개통도.
제 8 도는 제 7 도에 도시된 위상록크 검출회로의 동작을 설명하는 파형도.
제 9 도는 본 발명의 제 2 양호 실시예에 의한 위상록크 검출회로를 갖는 PLL신세사이저 회로를 설명하는 개통도.
제 10 도는 제 9 도에 도시된 위상록크 검출회로의 동작을 설명하는 파형도.
제 11 도는 PLL신세사이저의 발진주파수의 변화를 시간의 함수로써 나타낸 그래프.
제 12 도는 본 발명의 제 3 양호실시예에 의한 위상록크 검출회로를 갖는 PLL신세사이저 회로를 설명하는 개통도.
본 발명은 일반적으로 위상록크 루우프(PLL)에 관한 것이며, 보다 구체적으로는 PLL신세사이저 회로의 위상록크 상태를 검출하는 회로에 관한 것이다.
보다 구체적으로는 본 발명은 PLL신세사이저 회로의 위상록크 상태를 검출하기에 적합한 펄스폭 검출회로에 관한 것이다.
최근, PLL신세사이저는 각종 통신 시스템에서 널리 사용되고 있다. 통신 시스템분야에서는 PLL신세사이저 회로의 소형화 및 무조정화를 위하여 위상록크 검출회로의 디지탈화가 요망되고 있다.
제 1 도를 참조해 보면 PLL신세사이저 회로의 기본 구성이 도시돼 있다. 수정 발진기(1)는 내장된 수정발진자의 발진에 의하여 고유주파수를 갖는 신호 SG1을 출력한다. 기준주파수 분할기(2)는 상기 신호 SG1을 수신하여 그의 주파수를 분할함으로써 신호 SG1의 주파수 이하의 적정주파수를 갖는 기준신호 SG2를 출력한다.
상기 기준주파수 분할기에 의해 발생, 출력된 기준 신호 SG2는 위상비교기(2)에 입력된다.
제 2 도는 위상비교기(3)의 회로도이다.
도시된 바와 같이 위상비교기(3)는 NAND 회로(3a), 인버터(3b), P-채널 MOS트랜지스터(3c) 및 N-채널 MOS트랜지스터(3d)로 구성돼 있다. 위상비교기(3)는 두개의 입력단 Ti1과 Ti2를 갖고 있으며, 두개의 출력단 To1과 To2를 갖고 있다.
상기 기준신호 SG2는 입력단 Ti1에 공급되고, 비교주파수 분할기(6)에 의해 발생된 신호 SG3는 Ti2에 공급된다.
기준신호 SG2와 신호 SG3는 각각 제 3 도에 도시된 바와 같은 파형을 갖는다.
기준신호 SG2와 신호 SG3에 응답해서, 위상비교기(3)가 신호 SG4와 SG5를 출력단 To1과 To2에 각각 출력한다.
이 신호 SG4와 SG5는 상기 기준신호 SG2와 신호 SG3의 위상편차에 의한 것이다.
신호 SG4는 위상록크 검출회로(100)에 입력되고, 신호 SG5는 저역필터(LPF)(4)에 입력된다.
저역필터(4)는 위상비교기(3)의 신호 SG5를 평활화하여 직류 전압신호 SG6를 출력하며, 이 신호는 전압제어발진기(VCO)(5)에 입력된다.
전압제어발진기(5)는 신호 SG6의 직류전압에 의하여 SG7의 발진주파수를 변경한다. 신호 SG7은 비교주파수 분할기(6)에 입력되며, 이 주파수 분할기가 신호 SG7의 주파를 분할함으로써 상기 신호 SG3를 발생한다.
위상록크 검출회로(100)를 디지탈화 한 구성이 제 4 도에 도시돼 있다. 기준주파수 분할기(2)는 직렬 접속된 복수의 주파수 분할기 q1-qn으로 구성돼 있다.
수정발진기(1)에 의해 발생, 출력된 신호 SG1은 최초단(stage)의 주파수 분할기 q1에 입력된다. 주파수 분할기 q1∼qn은 각각의 입력신호의 주파수를 분할하여 각 입력신호들의 1/2주파수를 갖는 각각의 출력신호들을 발생한다. 주파수 분할기 qk가 출력신호 SGqk를 발생하면 제 5 도에 도시된 바와 같이 주파수분할기 qk+1는 출력신호 SGqk의 주파수의 1/2주파수를 갖는 출력신호 SGqk+1를 발생한다.
이러한 방법으로 주파수분할기 qm이 출력신호 SGqm을 출력한다.
위상비교기(3)의 입력단 Ti1에는 상기 주파수분할기 qm의 출력신호 SGqm이 기준신호 SG2로서 공급된다. 위상비교기(3)는 비교주파수 분할기(6)에 의해 출력된 신호 SG3와 기준신호 SG2간의 위상편차에 의한 신호 SG4를 출력한다.
위상록크 검출회로(100)는 2입력 AND회로(7), 인버터(8), D-형 플립플롭(9), RS-형 플립플롭(10), 2-입력 OR회로(1) 및 2-입력 AND회로(12)로 구성돼 있다.
상기 위상비교기(3)에 의해 발생 및 출력된 신호 SG4는 AND회로(7)의 두입력단중 하나에 공급되고, 주파수 분할기 qk+1의 출력신호 SGqk+1은 AND회로(7)의 다른 입력단에 공급된다. 따라서 제 5 도에 도시된 바와 같이 위상비교기(3)로 부터의 신호 SG4의 펄스폭이 주파수 분할기 qk+1의 출력신호 SGqk+1의 펄스폭보다 큰 경우 AND회로(7)가 고레벨의 신호 SG8을 출력한다.
이 출력된 신호 SG8은 D형 플립플롭(9)의 단자 D에 입력된다.
상기 D형 플립플롭(9)에는 주파수 분할기 qk의 출력신호 SGqk가 클록신호가 공급된다.
D형 플립플롭(9)는 제 5 도에 도시된 바와 같이 상기 클록신호가 AND회로(7)의 출력신호 SG8을 수신하여 신호 SG9를 발생한다.
즉, 상기 출력신호 SG9는 AND회로(7)의 출력신호 SG8이 고레벨인 때에는 주파수 분할기 qk의 출력신호 SGqk가 하락할때 상승하고, 상기 신호 SGqk의 차기 하락에 의해 하락된다. 이와 같이 발생된 신호 SG9이 D형 플롭플롭(9)의 단자 Q로 부터 출력되어 RS형 플립플롭(10)의 단자 S에 입력된다.
상기 RS형 플롭플롭(10)은 상기 고레벨출력신호 SG9에 따라서 고레벨의 신호 SG10을 위상 언록크(unlock)검출신호로서 출력한다. 고레벨신호 SG10이 발생되면, 상기 전압제어발진기(5)의 발진주파수가 위상록크상태에서 벗어난다(위상 언록크상태).
PLL신세사이저 회로의 기능으로 인해 비교주파수 분할기(6)에 의해 출력된 신호 SG3의 위상 및 주파수가 기준주파수 분할기(2)에 의해 출력된 신호 SG2의 위상 및 주파수에 근사해질때 위상비교기(3)에 의해 출력된 신호 SG4의 펄스폭이 감소한다. 다음 RS형 플립플롭(10)의 출력신호 SG10이 저레벨로 절환되어 PLL신세사이저 회로가 위상록크 상태로 복귀된다.
RS형 플립플롭(10)을 리세트(reset)하기 위한 신호 SG11은 주파수 분할기 qn-1과 qn의 출력신호들을 수신하는 AND회로(12)에 의해 발생되며, OR회로(11)는 신호 SG9, 신호 SG10의 반전신호를 수신하여 이들에 대한 OR연산결과를 주파수 분할기 qn-1∼qn에 출력한다. 신호 SG10의 펄스폭은 신호 SG11에 의해 한정된다. AND회로(12)에 다른 주파수 분할기들의 신호들을 공급함으로써 신호 SG10의 펄스폭을 조정할 수 있다.
제 5 도는 직렬 접속된 주파수 분할기 q1∼qn에 의해 야기된 동작지연시간이 고려안된 파형도임을 유의해야 한다. 주파수 분할기들 각각은 바로앞의 주파수 분할기의 출력신호에 응답해서 동작을 개시할때까지 미소의 지연시간을 발생시킨다. 이러한 미소지연시간이 누적되어 다음의 문제들을 야기한다. 제 6 도에 도시된 바와 같이 주파수분할기 qk의 신호 SGqk와 주파수 분할기 qm의 신호 SGqm간에 미소한 지연시간 t가 있는 경우, 위상비교기(3)는 펄스폭이 작은 신호 SG4를 출력한다. 상기 RS형 플립필롭(10)으로 부터 저레벨로 유지된 신호 SG10이 위상록크 검출신호로서 출력되는 경우, 펄스폭이 작은 신호 SG14가 AND회로(7)를 통과해서 그대로 신호 SG8로서 출력될 가능성이 있다.
그런경우 상기 펄스폭이 작은 신호 SG8에 의해 D형 플립플롭(9)이 고레벨신호 SG9을 출력하게 된다. 그에 따라서 상기 Rs형 플립플롭(10)은 PLL신세사이저 회로의 위상록크 상태와 무관하게 고레벨신호 SG10를 위상언록크 검출신호로서 출력한다. 이 신호 SG10은 예를들면 임의 주파수의 상대방과 통신할 수 있는 통신장치에 사용된다.
위상언록크 검출신호가 발생되면 PLL신세사이저 회로가 정확히 위상록크 상태에 있더라도 기확립된 통신채널을 해제시키는 문제가 생긴다.
본 발명의 일반적 목적은 PLL신세사이저 회로의 기준주파수의 발진주파수간의 위상편차를 표시하는 신호, 즉 위상비교기의 출력신호의 펄스폭을 검출하므로써 PLL신세사이저 회로의 상태를 정확히 검출할 수 있는 우수한 회로를 갖는 개량된 PLL신세사이저 회로를 제공하는데 있는 것으로 본 발명의 상술한 목적은 위상비교기의 출력신호의 펄스폭이 기준신호 보다 커진 경우에 한하여 확실하게 언록크신호를 출력하고 또한 기준신호보다 작은 경우에는 록크신호를 출력시키는 회로로서 기준주파수 신호와 기준클록신호를 발생하는 기준주파수 발생수단과 ; 기준주파수 신호의 위상을 출력신호와 비교하여 펄스형태의 위상편차 신호를 출력하는 위상비교 수단과 ; 상기 위상비교수단과 결합되며, 상기 위상편차신호에 준한 주파수를 갖는 출력 신호를 발생하는 전압제어 발진수단 ; 및 상기 위상비교수단에 결합되며, 상기 기준클록신호가 계속적으로 n회(n은 2이상의 수임)바뀔수 있는 펄스폭을 상기 위상편차신호가 갖는가의 여부를 판정하여, 상기 기준클록신호가 상기 위상편차 신호의 펄스폭내에서 계속해서 n회 바뀌지 않는 것으로 판정된 경우, 상기 PLL신세사이저 회로가 위상록크 상태에 있음을 나타내는 위상록크 검출신호를 출력하는 위상록크 검출수단을 구비한 것이 특징인 PLL신세사이저 회로에 의해 달성된다.
본 발명의 다른 목적들, 특장점들은 첨부도면을 참조한 하기의 상세한 설명으로 부터 명백히 이해할 수 있다.
제 7 도를 참조해 보면, 본 발명의 기본원리를 설명하기 위한 것으로, 제 1 양호실시예에 의한 펄스폭 검출회로가 적용된 PLL신세사이저 회로가 도시돼 있다.
여기서, 이 회로는 기준주파수 분할기(2)와 비교주파수분할기(6)와의 출력신호를 위상비교기(3)에 입력하여 상기 위상비교기(3)에서 양출력신호의 위상차에 의해서 펄스폭이 증감되는 위상차신호가 출력되고, 이 위상차신호의 펄스폭이 기준주파수분할기(2)의 출력신호의 펄스폭을 초과한 경우에는 언록크신호를 초과하지 않은 경우에는 록크신호를 출력한다.
제 7 도에 도시된 펄스폭 검출회로(200)는 위상록크 검출회로로서 기능한다. 제 7 도에서 전술한 도면들과 동일한 부분은 동일 참조번호로서 표시한다.
위상록크 검출회로(200)는 D형 플립플롭(13), 2입력 AND회로(14), D형 플립플롭(15), D형 플립플롭(16) 및 인버터(20)로 구성돼 있다.
위상비교기(3)는 상기 신호 SG2와 SG3간의 위상편차에 따라 그 펄스폭이 변하는 신호 SG4와 SG5를 출력한다.
신호 SG4는 D형 플립플롭(13)의 단자 D, AND회로(14)의 두 입력단중 하나, 인버터(20)에 입력된다. D형 플립플롭(13)의 단자 Q에서 얻어진 출력신호 SG12는 AND회로(14)의 다른 입력단에 입력되며, 이 AND회로(14)는 신호 SG13을 발생한다.
AND회로(14)의 출력단은 플립플롭(15)의 단자 D에 접속돼 있다. D형 플립플롭(15)의 출력단 Q를 D형 플립플롭(16)의 단자 D에 접속되며, 신호 SG14를 출력한다. 기준주파수 분할기(2)에 의해 발생된 기준클록신호 SG qk는 D형 플립플롭(13),(15)의 클록단자 CL에 공급된다. D형 플립플롭(16)의 클록단자 CL에는 인버터(20)에 의해 발생된 신호 SG4의 반전신호가 공급된다.
이 D형 플롭필롭(16)은 그의 단자 Q를 통해 위상록크 검출신호 SG15(이것은 또한 위상언록크 검출신호로서 가능함)를 출력한다.
제 8 도는 제 7 도에 도시된 위상록크 검출회로의 동작을 설명하는 파형도이다.
이 D형 플립플롭(13),(15)은 기준주파수 분할기(2)에 의해 발생된 기준클록신호 SGqk의 상승과 동기하여 대응하는 입력신호들을 각각 래치한다. AND회로(14)에 의해 출력된 신호 SG13은 상기 신호 SG4의 펄스폭과 D형 플립플롭(13)에 의해 출력된 신호 SG12의 펄스폭이 서로 겹쳐지는 펄스폭을 갖는다. AND회로(14)에 의해 출력된 신호 SG13이 고레벨에 유지되는 상태에서 기준클록신호 SGqk가 상승할때 D형 플립플롭(15)은 그의 출력단 Q에서 얻어진 출력신호 SG14를 고레벨에서 저레벨로 변경시킨다. 다시말해서 상기 기준클럭신호 SGqk가 2회 상승하는 시간동안 신호 SG13이 고레벨이 계속적으로 유지될때, 상기 신호 SG14는 하락한다. 상기 D형 플립플롭(16)은 신호 SG4가 하락할때 SG14를 래치한다. 위에 설명한 바와 같이 상기 신호 SG4가 기준 클록신호 SGqk가 2회 상승하는 펄스폭을 가지며 상기 위상록크 검출회로(200)는 PLL신세사이저가 위상 언록크상태에 있음을 나타내는 저레벨신호 SG15를 출력한다.
제 9 도는 본 발명의 제 2 양호실시예에 의한 위상록크 검출회로(300)를 갖는 PLL신세사이저 회로를 나타낸다.
제 9 도에서 제 7 도에서와 동일한 부분은 동일 참조번호로 표시한다.
위상록크 검출회로(300)는 2개의 D형 플립플롭(17),(18), 3-입력 AND회로(19) 및 제 7 도에 도시된 위상록크 검출회로(200)를 구비하고 있다.
D형 플립플롭(16)의 단자 Q는 D형 플립플롭(17)의 단자 D와, AND회로(19)의 3의 입력단중 하나에 접속돼 있다.
상기 D형 플립플롭(17)의 단자 Q는 D형 플롭플롭(18)의 단자 D와 상기 AND회로(19)의 3입력단중 하나에 접속돼 있다.
상기 D형 플립플롭(18)의 단자 Q는 AND회로(19)의 3입력단중 하나에 접속돼 있다.
위상비교기(3)에 의해 출력된 신호 SG4의 반전신호는 상기 D형 플립플롭(16∼18)의 클록단자들 CL에 공급된다.
동작중, 제 10 도에 도시된 신호 SG4가 위상록크 검출회로(300)에 입력되면 D형 플립플롭(13)은 상기 신호 SG4와 기준 클록신호 SGqk로 부터 발생된 신호 SG12를 AND회로(14)에 출력한다. 다음 AND회로(14)가 상기 신호 SG12와 신호 SG4로 부터 발생된 신호 SG13을 D형 플립플롭(15)에 출력한다. D형 플립플롭(15)은 상기 신호 SG13 및 기준클록신호 SGqk로 부터 발생된 신호 SG14를 D형 플립플롭(16)에 출력한다.
상기 D형 플립플롭(16),(17),(18) 그리고 AND회로(19)는 상기 위상비교기(3)에 의해 출력된 신호 SG4가 계속 3회 하락하는 시간동안 상기 D형 플립플롭(15)에 의해 출력된 신호 SG14가 연속적으로 고레벨일때, 록크 검출신호 SG16를 저레벨에서 고레벨로 변경하는 기능을 한다. 다시 말해서 신호 SG4의 반전에 동기해서 상기 위상록크 검출신호가 계속해서 3회 출력되면 PLL신세사이저가 정확히 위상록크 상태에 있는 것으로 결정된다.
이러한 것을 고려한 경우의 구성이 제 11 도에 도시돼 있다.
PLL신세사이저 회로가 그의 주파수를 f1에서 f2로 변경하면 최초로 발진주파수의 상승이 발생하게 된다. D형 플립플롭들(16-18)과 AND회로(19)의 결합에 의해서 상기 초기 상승이 충분히 하락할때 록크검출회로를 발생하는 것이 가능하다.
위에 설명한 바와 같이 2개의 D형 플립플롭(17),(18)과 AND회로(19)를 부가함으로써 위상록크 검출회로(300)는 위상록크 검출신호가 계속해서 3회 출력됐는가 여부를 판정한다. 또한, 상기 목적의 달성을 위해서 m개의 플립플롭들(m은 2이상의 임의의 수임)과 하나의 AND회로를 설치할 수 있다.
제 12 도를 참조해 보면, 본 발명의 제 3 양호 실시예에 의한 위상록크 검출회로(400)를 갖는 PLL신세사이저 회로가 도시돼 있다. 제 12 도에서 제 9 도와 동일한 부분은 동일한 참조번호로 표시한다.
위상록크 검출회로(400)는 AND회로(22)와 D형 플립플롭(21)를 제 9 도의 위상록크 검출회로(300)에 부가함으로써 구성된 것이다. D형 플립플롭(15)의 단자 는 AND회로(22)의 두 입력단중 하나에 접속돼 있다. 이 AND회로(22)의 다른 입력단에는 신호 SG13이 공급된다. AND회로(22)의 출력단은 D형 플립플롭(21)의 단자 D에 접속돼 있다. D형 플립플롭(21)이 단자 Q는 D형 플립-플롭(16)의 단자 D에 접속돼 있다. 기준주파수 분할기(2)에 의해 발생된 기준클록신호 SGqk는 D형 플립플롭(21)의 클록단자 CL에는 공급된다. AND회로(19)는 위상록크 검출신호 SG17를 출력한다.
D형 플립플롭(13),(15),(21)과 AND회로(14),(20)의 결합은 상기 기준클록신호 SGqk가 계속해서 3회 상승하는 신호 SG4의 펄스폭을 검출하는 기능을 한다.
따라서 위상록크 검출회로(400)는 제 7 도에 도시된 위상록크 검출회로(200)에 의해 검출된 주파수보다 더 넓은 주파수 록크범위를 검출한다.
본 발명의 상기 실시예들에서는 상기 기준클록신호 SGqk에 동기하여 위상편차신호 SG4의 펄스폭을 2 또는 3회 점검한다.
마치 위상편차 신호 SG4의 펄스폭을 4회 이상 점검할 수도 있다. 기준클록신호 SGqk의 주파수가 증가하므로 위상편차 신호의 펄스폭을 더 적은 횟수로 점검함으로써 동일 펄스폭을 검출하기에 충분하다.
이상 상술한 바와 같이 본 발명은 위상비교기의 출력신호의 펄스폭이 기준신호보다 커진 경우에 한하여 확실하게 언록크신호를 출력가능하게 한 록크검출회로를 제공할 수 있는 우수한 효과를 가지며, 상기 특정 실시예들에 한정되지 않으며, 본 발명의 범위내에서 다양한 변형이 가능하다.

Claims (19)

  1. 기준주파수신호(SG2)와 기준클록신호(SGgk)를 발생하는 기준주파수 발생수단(1,2)과 ; 기준주파수신호의 위상을 출력신호(SG3)와 비교하여 펄스형태의 위상편차신호(SG4)를 출력하는 위상비교수단(3)과 ; 상기 위상비교수단과 결합되고, 상기 위상편차신호에 준한 주파수를 갖는 출력신호를 발생하는 전압제어 발진수단(4,5,6)과 상기 위상편차신호(SG4)를 수신하여 위상록크검출신호를 출력하는 위상록크검출회로(100)을 구비한 PLL신세사이저 회로에 있어서 ; 상기 위상록크검출수단(100)은 상기 위상편차신호(SG4)가 상기 기준클록신호(SGgk)가 계속적으로 n회(n은 2이상의 수임)바뀌는 펄스폭을 갖는가의 여부를 판정하여 상기 기준클록신호(SGgk)가 상기 위상편차 신호(SG4)의 펄스폭내에서 계속해서 n회 바뀌지 않는 것으로 판정된 경우, 상기 PLL신세사이저 회로가 위상록크상태에 있음을 나타내는 위상록크 검출신호(SG15,SG16,SG17)를 출력하는 위상록크 검출수단(200,300,400)으로 되는 것이 특징인 PLL신세사이저 회로.
  2. 제 1 항에 있어서, 상기 위상록검출수단(200)이 ; 각각 입력단, 출력단 및 클록단자를 갖는 제 1, 제 2 및 제 3 플립플롭(13,15,16)과 ; 제 1 입력단, 제 2 입력단 및 출력단을 갖는 AND회로(14)와 ; 인버터(20)를 구비하며 ; 상기 제 1 플롭필롭(13)의 입력단이 상기 위상편차신호(SG4)를 수신하며 ; 상기 AND회로(14)의 제 2 입력단이 상기 위상편차신호(SG4)를 수신하며 ; 상기 기준클록신호(SGgk)가 상기 제 1 과 제 2 플립플롭(13,15) 각각의 상기 클록단자에 공급되며 ; 상기 제 2 플립플롭(15)의 출력단이 상기 제 3 플립플롭(16)의 입력단에 접속되고 ; 상기 제 3 플립플롭(16)의 클록단자가 상기 인버터에 의해 발생된 상기 위상편차신호(SG4)의 반전신호를 수신하며 ; 그리고 상기 제 3 플립플롭(16)이 출력단을 통해서 상기 위상록크 검출신호(SG15)가 출력되는 것이 특징인 PLL신세사이저 회로.
  3. 제 2 항에 있어서 ; 상기 제 1, 제 2, 제 3 플립플롭(13,15,16)이 각각 D형 플립플롭으로 돼 있고 ; 상기 제 1 과 제 3D형 플립플롭(13,16) 각각의 출력단Q는 상기 제 1 과 제 3 플립플롭 각각의 출력단으로서 기능하며 ; 그리고 상기 제 2D형 플립플롭(15)의 반전단자는 상기 제 2 플립플롭의 출력단으로서 가능하는 것이 특징인 PLL신세사이저 회로.
  4. 제 1 항에 있어서, 상기 위상록크 검출수단(300)이 상기 위상편차신호(SG4)의 변화에 동기하여 상기 위상록크 검출신호(SG15)가 계속해서 일정횟수(n)발생하는가 여부를 판정하여 상기 위상록크 검출신호가 계속해서 상기 일정횟수(n)발생한 것으로 판정될때 상기 PLL신세사이저 회로가 정확히 위상록크 상태에 있음을 표시하는 최종 위상록크 검출신호(SG16)을 출력하는 판정수단(17,18,19)을 더 구비한 것이 특징인 PLL신세사이저 회로.
  5. 제 4 항에 있어서, 상기 판정수단이 직렬 접속된 m개(m은 2이상의 정수임)의 플립플롭(17,18,...m)과 AND회로(19)를 구비하며 ; 상기 m개의 플립플롭 각각이 입력단, 출력단 및 클록단자를 가지며 ; 초기단에서의 상기 m개의 플립플롭들중 하나의 입력단이 상기 제 3 플립플롭(16)이 출력단에 접속돼 있고 ; 상기 m개의 플립플롭들 각각의 출력단이 상기 AND회로(19)에 접속돼 있으며 ; 상기 위상편차신호의 반전시호가 상기 m의 플립플롭 각각의 클록단자에 공급되며 ; 상기 PLL신세사이저 회로가 정확히 위상록크 상태임을 표시하는 상기 최종 위상록크 검출신호가 상기 AND회로(19)를 통해 출력되는 것이 특징인 PLL신세사이저 회로.
  6. 제 5 항에 있어서, 상기 m개의 플립플롭들이 각각 D형 플립플롭으로 구성된 것이 특징인 PLL신세사이저 회로.
  7. 제 1 항에 있어서, 상기 위상록크검출수단(400)이 ; 각각 입력단, 출력단 및 클록단자를 갖는 제 1, 제 2 및 제 3 및 제 4 플립플롭(13,15,16,21)과 ; 제 1 입력단, 제 2 입력단 및 출력단을 갖는 제 1 및 제 2 AND회로(14,22)와 ; 인버터(20)를 구비하며 ; 상기 제 1 플립플롭(13)의 입력단이 상기 위상편차신호(SG4)를 수신하며 ; 상기 제 1 플립플롭(13)의 출력단이 상기 제 1 AND회로(14)의 제 1 입력단에 접속되며, 상기 제 1 AND회로(14)의 제 2 입력단이 상기 위상편차신호(SG4)를 수신하며 ; 상기 제 1 AND회로(14)의 출력단이 상기 제 2 플립플롭(15)의 입력단에 접속되며 ; 상기 제 2 AND회로(22)의 제 1 및 제 2 입력단이 제 1 AND회로(14)의 출력단과 상기 제 2 플립플롭(15)의 출력단에 각각 접속되며 ; 상기 기준클록신호(SGgk)가 상기 제 1 과 제 2 및 제 3 플립플롭(13,15,16) 각각의 상기 클록단자에 공급되며 ; 상기 제 4 플립플롭(21)의 출력단이 상기 제 3 플립플롭(16)의 입력단에 접속되고 ; 상기 제 3 플립플롭(16)의 클록단자가 상기 인버터(20)에 의해 발생된 상기 위상편차신호(SG4)의 반전신호를 수신하며 ; 그리고 상기 제 4 플립플롭(21)의 출력단을 통해서 상기 위상록크 검출신호가 출력되는 것이 특징인 PLL신세사이저 회로.
  8. 제 7 항에 있어서, 상기 위상록크 검출수단(400)이 상기 위상편차신호의 변화에 동기하여 상기 위상록크 검출신호가 계속해서 일정 횟수 발생하는가 여부를 판정하고, 상기 위상록크 검출신호가 계속해서 상기 일정횟수 발생한 것으로 판정될때 상기 PLL신세사이저 회로가 정확히 위상록크 상태에 있음을 표시하는 최종 위상록크검출신호를 출력하는 판정수단(17,18,19)을 더 구비한 것이 특징인 PLL신세사이저 회로.
  9. 제 7 항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 플립플롭이 각각 D형 플립플롭들로 구성된 것이 특징인 PLL신세사이저 회로.
  10. 제 1 항에 있어서, 상기 기준 클록신호가 상기 위상편차신호의 상기 펄스폭에서 계속해서 n회 바뀌지 않는 것으로 판정될 때 상기 위상록크 검출신호의 제 1 레벨이 구해지고, 그의 제 2 레벨은 상기 기준클록 신호가 상기 펄스폭에서 계속해서 n회 바뀐 것으로 판정된때 구해지며 ; 그리고 상기 제 1 레벨은 상기 PLL신세사이저 회로가 위상록크 상태임을 표시하고, 상기 제 2 레벨은 상기 PLL신세사이저 회로가 위상 언록크상태에 있음을 표시하는 것이 특징인 PLL신세사이저 회로.
  11. 한 입력단과 이 입력단에 공급된 펄스신호(SG4)가 기준클록신호(SGgk)가 계속적으로 n회(n은 2 이상의 수임) 바뀌는 일정 펄스폭을 갖는가의 여부를 판정하여 상기 기준클록신호가 상기 펄스신호의 상기 일정 플러스폭내에서 계속해서 n회 바뀌지 않는 것으로 판정된 경우, 펄스신호가 상기 일정펄스를 가짐을 나타내는 펄스폭검출신호(SG15,SG16,SG17)를 출력하는 펄스폭 검출수단(200,300,400)을 구비하며, 상기 펄스폭검출수단(200)이 ; 각각 입력단, 출력단 및 클록단자를 갖는 제 1, 제 2 및 제 3 플립플립(13,15,16)과 ; 제 1 입력단, 제 2 입력단 및 출력단을 갖는 AND회로(14)와 ; 인버터(20)를 구비하며 ; 상기 제 1 플립플롭(13)의 입력단이 상기 펄스신호를 수신하며 ; 상기 제 1 플립플롭(13)의 출력단이 상기 AND회로(14)의 제 1 입력단에 접속되고 ; 상기 기준클록신호(SGgk)가 상기 제 1 과 제 2 플립플롭(13,15) 각각의 상기 클록단자에 공급되며 ; 상기 제 2 플립플롭(15)의 출력단이 상기 제 3 플립플롭(16)의 입력단에 접속되고 ; 상기 제 3 플립플롭(16)이 클록단자가 상기 인버터(20)에 의해 발생된 상기 펄스신호(SG4)의 반전신호를 수신하며 ; 그리고 상기 제 3 플립플롭(16)의 출력단을 통해서 상기 펄스폭 검출신호(SG16)가 출력되는 것이 특징인 펄스폭 검출회로.
  12. 제 11 항에 있어서, 상기 제 1, 제 2 및 제 3 플립플롭이 각각 D형 플립플롭으로 돼 있고, 상기 제 1 과 제 3D형 플립플롭 각각의 출력단 Q가 상기 제 1 과 제 3 플립플롭 각각의 출력단으로서 가능하며 ; 그리고 상기 제 2D형 플립플롭의 반전단자가 상기 제 2 플립플롭의 출력단으로서 기능하는 것이 특징인 펄스폭검출회로.
  13. 제 11 항에 있어서, 상기 펄스폭 검출수단(300)이 상기 펄스신호의 변화에 동기하여 상기 펄스폭 검출신호S(G15)가 계속해서 일정횟수 발생하는가 여부를 판정하고, 상기 펄스폭 검출신호가 계속해서 상기 일정횟수 발생한 것으로 판정될때 상기 펄스폭 검출수단이 정확히 상기 일정펄스폭을 가짐을 표시하는 최종 펄스폭 검출신호(SG16)을 출력하는 판정수단(17,18,19)을 더 구비한 것이 특징인 펄스폭 검출회로.
  14. 제 13 항에 있어서, 상기 판정수단이 직렬접속된 m개(m은 2이상의 정수임)의 플립플롭(17,18,...m)과 AND회로(19)를 구비하며 ; 상기 m개의 플립플롭 각각이 입력단, 출력단 및 클록단자를 가지며 ; 초기단에서의 상기 m개의 플립플롭들중 하나의 입력단이 상기 제 3 플립플롭(16)의 출력단에 접속돼 있고 ; 상기 m개의 플립플롭들 각각의 출력단이 상기 AND회로(19)에 접속돼 있으며 ; 상기 펄스신호의 반전신호가 상기 m의 플립플롭 각각의 클록단자에 공급되며 ; 그리고 상기 펄스폭 검출수단이 정확히 상기 일정펄스폭을 가짐을 표시하는 상기 최종 펄스폭 검출신호가 상기 AND회로(19)를 통해 출력하는 것이 특징인 펄스폭 검출회로.
  15. 제 14 항에 있어서, 상기 m개의 플립플롭들이 각각 D형 플립플롭으로 구성된 것이 특징인 펄스폭 검출회로.
  16. 제 11 항에 있어서, 상기 펄스폭 검출수단(400)이 ; 각각 입력단, 출력단 및 클록단자를 갖는 제 1, 제 2, 제 3 및 제 4 플립플롭(13,15,21,16)과 ; 각각 제 1 입력단, 제 2 입력단 및 출력단을 갖는 제 1 과 제 2 AND회로(14,22) 및 ; 인버터(20)를 구비하며 ; 상기 제 1 플립플롭(13)의 입력단이 상기 펄스신호(SG4)를 수신하며 ; 상기 제 1 플립플롭(13)의 출력단은 상기 제 1 AND회로(14)의 제 1 입력단에 접속되며 ; 상기 제 1 AND회로(14)의 제 2 입력단이 상기 펄스신호(SG4)를 수신하며 ; 상기 제 1 AND회로(14)의 출력단은 상기 제 2 플립플롭(15)의 입력단에 접속되며 ; 상기 제 2 AND회로(22)의 제 1 과 제 2 입력단이 상기 제 1 AND회로(14)의 출력단과 상기 제 2 플립플롭(15)의 출력단에 각각 접속되며 ; 상기 기준클록신호(SGgk)가 상기 제 1 과 제 2 및 제 3 플립플롭(13,15,16) 각각의 상기 클록단자에 공급되며 ; 상기 제 4 플립플롭(21)의 출력단이 상기 제 3 플립플롭(16)의 입력단에 접속되고 ; 상기 제 3 플립플롭(16)의 클록단자가 상기 인버터(20)에 의해 발생된 상기 펄스신호(SG4)를 반전신호를 수신하며 ; 그리고 상기 제 4 플립플롭(21)의 출력단을 통해서 상기 펄스폭 검출신호가 출력되는 것이 특징인 펄스폭 검출회로.
  17. 제 16 항에 있어서, 상기 펄스폭 검출수단(400)이 상기 펄스신호의 변화에 동기하여 상기 펄스폭 검출신호가 계속해서 일정횟수 발생하는가 여부를 판정하고, 상기 펄스폭 검출신호가 계속해서 상기 일정횟수 발생한 것으로 판정될때 상기 펄스폭 검출수단이 정확히 상기 일정펄스폭을 가짐을 표시하는 최종 펄스폭 검출신호(SG17)를 출력하는 판정수단(17,18,19)을 더 구비한 것이 특징인 펄스폭 검출회로.
  18. 제 16 항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 플립플롭이 각각 D형 플립플롭들로 구성된 것이 특징인 펄스폭검출회로.
  19. 제 11 항에 있어서, 상기 기준클록신호가 상기 펄스신호의 상기 펄스폭에서 계속해서 n회 바뀌지 않은 것으로 판정될때 상기 펄스폭 검출신호의 제 1 레벨이 구해지고, 그의 제 2 레벨은 상기 기준클록신호가 상기 펄스폭으로 계속해서 n회 바뀐 것으로 판정된때 구해지며 ; 그리고 상기 제 1 레벨은 상기 펄스폭 검출수단이 상기 일정펄스폭을 가짐을 표시하고, 상기 제 2 레벨은 상기 펄스폭 검출수단이 상기 일정펄스폭 미만의 펄스폭을 가짐을 표기하는 것이 특징인 펄스폭 검출회로.
KR1019900018551A 1989-11-16 1990-11-16 펄스폭 검출회로 및 그를 사용한 pll 신세사이저(synthesizer) 회로 KR950000246B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1-300283 1989-11-16
JP1300283A JP2828286B2 (ja) 1989-11-16 1989-11-16 Ｐｌｌのロック検出回路

Publications (2)

Publication Number Publication Date
KR910010881A KR910010881A (ko) 1991-06-29
KR950000246B1 true KR950000246B1 (ko) 1995-01-12

Family

ID=17882928

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900018551A KR950000246B1 (ko) 1989-11-16 1990-11-16 펄스폭 검출회로 및 그를 사용한 pll 신세사이저(synthesizer) 회로

Country Status (4)

Country Link
EP (1) EP0433120B1 (ko)
JP (1) JP2828286B2 (ko)
KR (1) KR950000246B1 (ko)
DE (1) DE69016965T2 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2682237B1 (fr) * 1991-10-04 1993-11-19 Alcatel Cit Dispositif de detection d'accrochage d'une boucle a verrouillage de phase.
FR2685990A1 (fr) * 1992-01-02 1993-07-09 Sgs Thomson Microelectronics Detecteur de verrouillage d'une boucle a verrouillage de phase.
JP2769660B2 (ja) * 1992-09-21 1998-06-25 三菱電機株式会社 Ｐｌｌ回路
US5530383A (en) * 1994-12-05 1996-06-25 May; Michael R. Method and apparatus for a frequency detection circuit for use in a phase locked loop
JP4015254B2 (ja) 1998-01-16 2007-11-28 富士通株式会社 ロック検出回路及びｐｌｌ周波数シンセサイザ
US6208216B1 (en) 1998-09-28 2001-03-27 Mikko J. Nasila Phase-locked-loop pulse-width modulation system
FR2793091B1 (fr) 1999-04-30 2001-06-08 France Telecom Dispositif d'asservissement de frequence

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6010458B2 (ja) * 1979-08-23 1985-03-18 富士通株式会社 フエ−ズ・ロツクド・ル−プ回路
JPS6347105Y2 (ko) * 1981-01-13 1988-12-06
GB8522998D0 (en) * 1985-09-18 1985-10-23 Plessey Co Plc Phase comparator lock detect circuit
JPH01231430A (ja) * 1988-03-10 1989-09-14 Nec Corp Ｐｌｌロック検出回路

Also Published As

Publication number Publication date
EP0433120B1 (en) 1995-02-15
JPH03159318A (ja) 1991-07-09
DE69016965T2 (de) 1995-06-22
KR910010881A (ko) 1991-06-29
EP0433120A1 (en) 1991-06-19
JP2828286B2 (ja) 1998-11-25
DE69016965D1 (de) 1995-03-23

Similar Documents

Publication Publication Date Title
KR940005934B1 (ko) 위상차 검출회로
KR100549868B1 (ko) 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법
KR970002219B1 (ko) 최적 조정 및 레벨형 동기 표시를 구현한 디지탈 위상 검출기를 가진 주파수 합성기
US6914464B2 (en) Phase locked loop circuit using fractional frequency divider
JPH08237120A (ja) 位相同期ループにおいて使用する周波数検出回路のための方法および装置
WO1987001885A1 (en) Phase comparator lock detect circuit and a synthesiser using same
US5189379A (en) Pulse width detecting circuit and PLL synthesizer circuit using the same
KR950000246B1 (ko) 펄스폭 검출회로 및 그를 사용한 pll 신세사이저(synthesizer) 회로
CN111464180B (zh) 一种具有锁定检测功能的锁相环电路
US6518845B2 (en) PLL frequency synthesizer circuit
JP4015254B2 (ja) ロック検出回路及びｐｌｌ周波数シンセサイザ
KR100709518B1 (ko) 위상 동기 루프 회로
KR100630342B1 (ko) 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법
US6954510B2 (en) Phase-locked loop lock detector circuit and method of lock detection
US5506531A (en) Phase locked loop circuit providing increase locking operation speed using an unlock detector
US7109806B2 (en) Device and method for detecting phase difference and PLL using the same
US6990165B2 (en) Phase and frequency lock detector
KR960011405B1 (ko) 주파수 동기 루프용 주파수 검파기
KR100652390B1 (ko) 데드락 방지회로를 구비하는 위상동기 루프 회로 및 이의데드락 방지방법
US4465982A (en) Phase-locked loop with reduced frequency modulation
JPS60247330A (ja) アンロツク検出回路
KR100260446B1 (ko) 전송시스템의 디지털 처리 위상동기루프장치
KR20010084067A (ko) 원샷 딜레이 회로를 구비한 디지털 락 검출 회로
JP3408921B2 (ja) 位相同期回路
JPH05315950A (ja) Ｐｌｌ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080107

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee